【技术实现步骤摘要】
本专利技术涉及半导体集成电路，具体是一种使用高介电常数材料的新型demos器件结构。
技术介绍
1、demos是一种被广泛用作soc和集成电路设计中的高压器件，demos的主要特点是其极低的漏电流和高电流承受能力，具有长寿命、高可靠性、低电压操作、低开关损耗、高开关速度和可定制性等优点。
2、如图1所示，以n型的demos器件为例，其结构通常包括：
3、衬底区：p型半导体衬底101，其上方形成有p型阱，n型阱；
4、沟道区102，由所述的p阱组成；
5、漂移区103，由所述的n阱组成；
6、栅极结构：由依次形成于衬底101表面的栅极氧化层108，多晶硅栅极109和栅侧墙107组成；所述结构覆盖沟道区102，并延伸到所述漂移区103上方，被所述栅极结构覆盖的沟道区102表面用于形成沟道；并由栅电极110引出为栅极；
7、漏区104a：由形成于所述漂移区表面的n型阱掺杂区域表面的n型重掺杂区域组成，并由漏电极105引出为漏极；
8、源区104b：由形成于所述沟道区表面的p型阱掺杂区域表面的n型重掺杂区域组成，并由源电极106引出为源极。
9、沟道区102表部有n+型区域104a组成的漏极引出区域和漏电极105；另一侧，n型阱内部有n+型区域104b组成的源极引出区域和源电极106；在漏极引出区域104a和源极引出区域104b中间上方，是由栅侧墙107、栅极氧化层108、多晶硅栅极109和引出的栅电极110组成的栅极结构。
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11、此demos器件结构简单，但随着应用场景的丰富，由于demos本身工作时内部电场分布不均匀，其击穿电压bv不高，容易发生器件击穿。此外，demos的比导通电阻ron，sp较高，也会造成工作电流低，能耗升高，可靠性降低等危害。
技术实现思路
1、本专利技术旨在提出一种新的demos结构，来提升器件整体品质因数，能有效提升击穿电压bv，以及提升击穿电压bv基础上尽量降低比导通电阻ron，sp，同时不明显增加工艺复杂度和经济成本。
2、本专利技术包括衬底区、沟道区、漂移区和栅极结构，所述栅极结构由依次形成于衬底区表面的栅极氧化层，多晶硅栅极和栅侧墙组成。
3、在所述晶硅栅极和栅极氧化层之间添加有高k值的介电层，用于补偿器件中的电场，提升器件耐压性能。
4、进一步说，在所述的漂移区还布设有浮动场板，用于减轻栅极结构附近的电场集中。
5、进一步说，所述浮动场板选用氧化硅材料。
6、进一步说，所述的浮动场板为多个长度相同，且等距的长方体。
7、进一步说，所述的场板结构覆盖所述的漂移区。
8、本专利技术的有益效果：
9、1）相比硅和氧化硅，本专利技术添加的high-k层介电常数更高，high-k层对电场的补偿有助于使器件内的电场分布更加均匀，和得到优化。这种优化的分布有助于通过减少关键区域的电场集中来降低比导通电阻，从而实现更好的整体性能。其类似于双降低表面电场（double-resurf）技术，但不要使用该技术复杂的制造工艺。
10、2）本专利技术中浮动场板的存在改变了器件中的电场分布，在场板的边缘处产生新的电场峰值。当high-k层和硅衬底之间存在不稳定的界面电荷时，场板导致的电场线重新分布，有助于在更广泛的区域内分担这些电荷的影响，而不是让它们集中在器件特定的区域。
11、以上举措有助提升器件的击穿电压和降低比导通电阻。另外由于添加浮动场板不需要改变制造工艺，只需对于掩模工艺进行改进或增加，因此所提出的结构与传统结构经济成本差异不大。
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1.一种使用高介电常数材料的新型DEMOS器件结构，包括衬底区、沟道区、漂移区和栅极结构，所述栅极结构由依次形成于衬底区表面的栅极氧化层，多晶硅栅极和栅侧墙组成，其特征在于：
2.根据权利要求1所述的新型DEMOS器件结构，其特征在于：在所述的漂移区还布设有浮动场板，用于减轻栅极结构附近的电场集中。
3.根据权利要求2所述的新型DEMOS器件结构，其特征在于：所述浮动场板选用氧化硅材料。
4.根据权利要求2或3所述的新型DEMOS器件结构，其特征在于：所述的浮动场板为多个长度相同，且等距的长方体。
5.根据权利要求4所述的新型DEMOS器件结构，其特征在于：所述的场板结构覆盖所述的漂移区。
【技术特征摘要】
1.一种使用高介电常数材料的新型demos器件结构，包括衬底区、沟道区、漂移区和栅极结构，所述栅极结构由依次形成于衬底区表面的栅极氧化层，多晶硅栅极和栅侧墙组成，其特征在于：
2.根据权利要求1所述的新型demos器件结构，其特征在于：在所述的漂移区还布设有浮动场板，用于减轻栅极结构附近的电场集中。
<...【专利技术属性】
技术研发人员：许凯，宋逸贤，吴永玉，康平瑞，许成刚，黄霄云，
申请(专利权)人：浙江大学，
类型：发明
国别省市：
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