System.ArgumentOutOfRangeException: 索引和长度必须引用该字符串内的位置。 参数名: length 在 System.String.Substring(Int32 startIndex, Int32 length) 在 zhuanliShow.Bind() 栅极驱动电路及显示面板制造技术_技高网

栅极驱动电路及显示面板制造技术

技术编号:40428782 阅读:3 留言:0更新日期:2024-02-20 22:50
本申请的实施例提供了一种栅极驱动电路及显示面板,该栅极驱动电路包括多级级联的栅极驱动单元,第N级栅极驱动单元包括第一级传模块以及第二级传模块,第一级传模块用于在上拉节点的电位的控制下控制本级上拉控制信号输出端输出本级上拉控制信号;第二级传模块用于在上拉节点的电位的控制下控制本级上拉控制信号输出端输出本级下拉控制信号。该栅极驱动电路及显示面板能够提高其中的栅极驱动单元的级传功能的稳定性。

【技术实现步骤摘要】

本申请涉及显示,具体涉及一种栅极驱动电路及显示面板


技术介绍

1、阵列基板行驱动(gate-driver on array,简称goa)技术,是利用薄膜晶体管阵列(array)的制程来将栅极驱动电路制作在薄膜晶体管阵列基板上的技术,以实现逐行扫描的驱动方式。栅极驱动电路包括多个级联的栅极驱动单元。

2、现有的栅极驱动电路中的一级栅极驱动单元中的级传信号输出端与至少两级栅极驱动单元的级传信号输入端电连接,使得栅极驱动单元的级传信号输出端的负载较大,从而导致栅极驱动单元的级传功能的稳定性较差。


技术实现思路

1、本申请的实施例的目的在于提供一种栅极驱动电路及显示面板,该栅极驱动电路及显示面板能够提高其中的栅极驱动单元的级传功能的稳定性。

2、一方面,本申请的实施例提供一种栅极驱动电路,包括多级级联的栅极驱动单元,多级所述栅极驱动单元中的第n级栅极驱动单元包括上拉控制模块、第一级传模块、第二级传模块、第一输出模块、下拉模块、下拉维持模块、本级上拉控制信号输出端、第一时钟信号输入端、第二时钟信号输入端、本级下拉控制信号输出端、第一扫描信号输出端以及位于所述上拉控制模块与所述第一级传模块之间的线路中的上拉节点,n为正整数;所述上拉控制模块与第n-x级栅极驱动单元的上拉控制信号输出端以及所述上拉节点电连接,所述上拉控制模块用于在所述第n-x级栅极驱动单元的上拉控制信号输出端输出的第n-x级上拉控制信号的控制下拉高所述上拉节点的电位,n与x均为正整数;所述第一级传模块与所述第一时钟信号输入端、所述上拉节点、所述本级上拉控制信号输出端以及所述下拉维持模块电连接,所述第一级传模块用于在所述上拉节点的电位的控制下控制所述本级上拉控制信号输出端输出本级上拉控制信号;所述第二级传模块与所述第一时钟信号输入端、所述上拉节点、所述本级上拉控制信号输出端以及所述下拉维持模块电连接,所述第二级传模块用于在所述上拉节点的电位的控制下控制所述本级上拉控制信号输出端输出本级下拉控制信号;所述下拉模块与第n+y级栅极驱动单元的下拉控制信号输出端以及所述上拉节点电连接,所述下拉模块用于在所述第n+y级栅极驱动单元的下拉控制信号输出端输出的第n+y级下拉控制信号的控制下将所述上拉节点的电位拉低,y为正整数;所述第一输出模块与所述第一时钟信号输入端、所述上拉节点以及所述第一扫描信号输出端电连接,所述第一输出模块用于在所述上拉节点的电位的控制下控制所述第一扫描信号输出端输出第一扫描信号;所述下拉维持模块与所述第二时钟信号输入端、所述第一扫描信号输出端以及所述上拉节点电连接,所述下拉维持模块用于在所述第二时钟信号输入端输入的第二时钟信号的控制下拉低所述第一扫描信号输出端的电位以及使所述上拉节点的电位保持在低电位。

3、可选地,在本申请的一些实施例中,所述第一级传模块包括第一晶体管,所述第一晶体管的栅极与所述上拉节点电连接,所述第一晶体管的第一电极与所述第一时钟信号输入端电连接,所述第一晶体管的第二电极与所述本级上拉控制信号输出端电连接。

4、可选地,在本申请的一些实施例中,所述第二级传模块包括第二晶体管,所述第二晶体管的栅极与所述上拉节点电连接,所述第二晶体管的第一电极与所述第一时钟信号输入端电连接,所述第二晶体管的第二电极与所述本级下拉控制信号输出端电连接。

5、可选地,在本申请的一些实施例中,所述第一输出模块包括第三晶体管以及第一电容器,所述第三晶体管的栅极与所述上拉节点电连接,所述第三晶体管的第一电极与所述第一时钟信号输入端电连接,所述第三晶体管的第二电极与所述第一扫描信号输出端电连接;所述第一电容器的第一极板与所述上拉节点电连接,所述第一电容器的第二极板与所述第一扫描信号输出端电连接。

6、可选地,在本申请的一些实施例中,所述栅极驱动电路包括参考高电平信号输入端、第三时钟信号输入端、第一直流低电平信号输入端、第二直流低电平信号输入端、第三直流低电平信号输入端以及直流高电平信号输入端;所述上拉控制模块包括第四晶体管,所述第四晶体管的栅极与所述第n-x级栅极驱动单元的上拉控制信号输出端电连接,所述第四晶体管的第一电极与所述参考高电平信号输入端电连接,所述第四晶体管的第二电极与所述上拉节点电连接;所述下拉模块包括第五晶体管,所述第五晶体管的栅极与所述第n+y级栅极驱动单元的下拉控制信号输出端电连接,所述第五晶体管的第一电极与所述上拉节点电连接,所述第五晶体管的第二电极与所述第一直流低电平信号输入端电连接;所述下拉维持模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管以及第十七晶体管,所述第六晶体管的栅极与所述第二时钟信号输入端电连接,所述第六晶体管的第一电极与所述直流高电平信号输入端电连接,所述第六晶体管的第二电极与所述第七晶体管的栅极电连接,所述六晶体管的第二电极与所述第七晶体管的栅极之间的线路包括下拉控制节点;所述第七晶体管的第一电极与所述直流高电平信号输入端电连接,所述第七晶体管的第二电极与所述第八晶体管的第一电极电连接,所述第七晶体管的第二电极与所述第八晶体管的第一电极之间的线路包括下拉节点;所述第八晶体管的栅极与所述上拉节点电连接,所述第八晶体管的第二电极与所述第一直流低电平信号输入端电连接;所述第九晶体管的栅极与所述上拉节点电连接,所述第九晶体管的第一电极与所述下拉控制节点电连接,所述第九晶体管的第二电极与所述第一直流低电平信号输入端电连接;所述第十晶体管的栅极与所述第三时钟信号输入端电连接,所述第十晶体管的第一电极与所述下拉控制节点电连接,所述第十晶体管的第二电极与所述第一直流低电平信号输入端电连接;所述第十一晶体管的栅极与所述第三时钟信号输入端电连接,所述第十一晶体管的第一电极与所述下拉节点电连接,所述第十一晶体管的第二电极与所述第一直流低电平信号输入端电连接;所述第十二晶体管的栅极、所述第十三晶体管的栅极、所述第十四晶体管的栅极、所述第十五晶体管的栅极、所述第十六晶体管的栅极以及所述第十七晶体管的栅极均与所述下拉节点电连接;所述第十二晶体管的第一电极与所述第一扫描信号输出端电连接,所述第十二晶体管的第二电极与所述第二直流低电平信号输入端电连接;所述第十三晶体管的第一电极与所述上拉节点电连接,所述第十三晶体管的第二电极与所述第一直流低电平信号输入端电连接;所述第十四晶体管的第一电极与所述上拉节点电连接,所述第十四晶体管的第二电极与所述第十五晶体管的第一电极以及所述本级下拉控制信号输出端电连接;所述第十五晶体管的第二电极与所述第三直流低电平信号输入端电连接;所述第十六晶体管的第一电极与所述上拉节点电连接,所述第十六晶体管的第二电极与所述第十七晶体管的第一电极以及所述本级上拉控制信号输出端电连接;所述第十七晶体管的第二电极与所述第三直流低电平信号输入端电连接。

7、可选地,在本申请的一些实施例中,所述第一直流低电平信号输入端提供的所述第一直流低电平信号的电位高于本文档来自技高网...

【技术保护点】

1.一种栅极驱动电路,其特征在于,包括多级级联的栅极驱动单元,多级所述栅极驱动单元中的第N级栅极驱动单元包括上拉控制模块、第一级传模块、第二级传模块、第一输出模块、下拉模块、下拉维持模块、本级上拉控制信号输出端、第一时钟信号输入端、第二时钟信号输入端、本级下拉控制信号输出端、第一扫描信号输出端以及位于所述上拉控制模块与所述第一级传模块之间的线路中的上拉节点,N为正整数;

2.根据权利要求1所述的栅极驱动电路,其特征在于,所述第一级传模块包括第一晶体管,所述第一晶体管的栅极与所述上拉节点电连接,所述第一晶体管的第一电极与所述第一时钟信号输入端电连接,所述第一晶体管的第二电极与所述本级上拉控制信号输出端电连接。

3.根据权利要求1所述的栅极驱动电路,其特征在于,所述第二级传模块包括第二晶体管,所述第二晶体管的栅极与所述上拉节点电连接,所述第二晶体管的第一电极与所述第一时钟信号输入端电连接,所述第二晶体管的第二电极与所述本级下拉控制信号输出端电连接。

4.根据权利要求1所述的栅极驱动电路,其特征在于,所述第一输出模块包括第三晶体管以及第一电容器,所述第三晶体管的栅极与所述上拉节点电连接,所述第三晶体管的第一电极与所述第一时钟信号输入端电连接,所述第三晶体管的第二电极与所述第一扫描信号输出端电连接;

5.根据权利要求1所述的栅极驱动电路,其特征在于,所述栅极驱动电路包括参考高电平信号输入端、第三时钟信号输入端、第一直流低电平信号输入端、第二直流低电平信号输入端、第三直流低电平信号输入端以及直流高电平信号输入端;

6.根据权利要求5所述的栅极驱动电路,其特征在于,所述第一直流低电平信号输入端提供的所述第一直流低电平信号的电位高于所述第三直流低电平信号输入端提供的所述第三直流低电平信号的电位。

7.根据权利要求5所述的栅极驱动电路,其特征在于,所述栅极驱动电路包括第四时钟信号输入端;

8.根据权利要求6所述的栅极驱动电路,其特征在于,所述第二输出模块包括第十八晶体管,所述第十八晶体管的栅极与所述上拉节点电连接,所述第十八晶体管的第一电极与所述第四时钟信号输入端电连接,所述第十八晶体管的第二电极与所述第二扫描信号输出端电连接;

9.根据权利要求5所述的栅极驱动电路,其特征在于,所述下拉维持模块还包括第二十晶体管,所述第二十晶体管的栅极与复位信号输入端电连接,所述第二十晶体管的第一电极与所述直流高电平信号输入端电连接,所述第二十晶体管的第二电极与所述下拉节点电连接。

10.一种显示面板,其特征在于,包括多个像素单元以及如权利要求1-9任一项所述的栅极驱动电路,所述栅极驱动电路与多个所述像素单元电连接。

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【技术特征摘要】

1.一种栅极驱动电路,其特征在于,包括多级级联的栅极驱动单元,多级所述栅极驱动单元中的第n级栅极驱动单元包括上拉控制模块、第一级传模块、第二级传模块、第一输出模块、下拉模块、下拉维持模块、本级上拉控制信号输出端、第一时钟信号输入端、第二时钟信号输入端、本级下拉控制信号输出端、第一扫描信号输出端以及位于所述上拉控制模块与所述第一级传模块之间的线路中的上拉节点,n为正整数;

2.根据权利要求1所述的栅极驱动电路,其特征在于,所述第一级传模块包括第一晶体管,所述第一晶体管的栅极与所述上拉节点电连接,所述第一晶体管的第一电极与所述第一时钟信号输入端电连接,所述第一晶体管的第二电极与所述本级上拉控制信号输出端电连接。

3.根据权利要求1所述的栅极驱动电路,其特征在于,所述第二级传模块包括第二晶体管,所述第二晶体管的栅极与所述上拉节点电连接,所述第二晶体管的第一电极与所述第一时钟信号输入端电连接,所述第二晶体管的第二电极与所述本级下拉控制信号输出端电连接。

4.根据权利要求1所述的栅极驱动电路,其特征在于,所述第一输出模块包括第三晶体管以及第一电容器,所述第三晶体管的栅极与所述上拉节点电连接,所述第三晶体管的第一电极与所述第一时钟信号输入端电连接,所述第三晶体管的第二电极与所述第一扫描信号输出端电连接;

5.根据...

【专利技术属性】
技术研发人员:孙志新何孝金王旭杨泽林何松
申请(专利权)人:TCL华星光电技术有限公司
类型:发明
国别省市:

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