【技术实现步骤摘要】
本专利技术涉及数字滤波领域，具体涉及一种应用于低速δ-σadc的数字滤波方法、数字滤波器及δ-σadc。
技术介绍
1、对于高精度adc（analog-to-digital converter模数转换器），δ-σadc是一种常用的结构。δ-σadc主要由δ-σ调制器和数字滤波器两部分组成。其中，δ-σ调制器是将输入模拟信号转化为采样频率为fs的1-bit码流，其输出占空比表征输入模拟信号的大小。数字滤波器是再将1-bit码流进行滤波和降采样，形成n-bit二进制输出。如图1所示，δ-σ调制器通过过采样、噪声整形等技术，将量化噪声调制到高频，减小模拟输入信号通带内的量化噪声。然后，数字滤波器用于滤除信号通带以外的高频量化噪声，并降采样至奈奎斯特频率输出。
2、常用的数字滤波器采用cic（cascaded integrator-comb）数字抽取滤波器加高阶fir（finite impulse response）梳状滤波器的结构。cic数字抽取滤波器的主要作用是将1-bit高速低分辨率采样信号转换为奈奎斯特频率n-bit高分辨率二进制信号。由于cic数字抽取滤波器频谱旁瓣较大，对高频相位噪声的衰减有限，因此需要使用高阶fir梳状滤波器滤除高频相位噪声。虽然通过高阶fir梳状滤波器可以获得较高的信噪比，但是高阶fir梳状滤波器的硬件昂贵，并且其面积较大，如此，也增加了整个δ-σadc的面积和成本。
3、然而，对于一些低速δ-σadc应用，比如温度传感器，其输入模拟信号的变化很缓慢，对adc带宽的要求很低，若采用
技术实现思路
1、本专利技术所要解决的技术问题是针对现有技术的不足，提供一种应用于低速δ-σadc的数字滤波方法、数字滤波器及δ-σadc，通过两个简化的计数及锁存方案实现了在低速应用中的滤波和降采样，简化了整体设计，并有效降低了硬件成本。
2、本专利技术解决上述技术问题的技术方案如下：提供一种应用于低速δ-σadc的数字滤波器，其中包括：
3、用于产生时钟信号的时钟电路；
4、第一计数器，连接用于产生码流信号的调制器和所述时钟电路，用于根据所述码流信号和所述时钟信号，在每预设时钟周期内获取高码流周期计数值；
5、第二计数器，连接所述时钟电路，用于根据所述时钟信号，获取时钟计数值；
6、锁存器，分别连接所述第一计数器、所述第二计数器，所述锁存器用于在所述时钟计数值每计满所述预设时钟周期时，锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出；
7、位与运算器，所述位与运算器连接于所述第二计数器和所述锁存器之间，且连接所述第一计数器，用于在所述时钟计数值每计满所述预设时钟周期时，产生锁存信号并输出至所述锁存器，以及用于在所述锁存器完成锁存后，产生清零信号并输出至所述第一计数器。
8、在上述技术方案的基础上，本专利技术还可以做如下改进。
9、进一步，所述第一计数器包括：
10、第一非门和第二非门，所述第一非门的输入端连接所述时钟电路，所述第一非门的输出端连接所述第二非门的输入端；
11、第一d触发器，所述第一d触发器的数据输入端连接用于产生码流信号的所述调制器，所述第一d触发器的时钟输入端连接所述第一非门的输出端；
12、与门，所述与门的一输入端连接所述第一d触发器的主输出端，所述与门的另一输入端连接所述第二非门的输出端；
13、n位级联的第二d触发器，其中首级所述第二d触发器的时钟输入端连接所述与门的输出端，各级所述第二d触发器的数据输入端对应与各级所述第二d触发器的补码输出端连接，上级所述第二d触发器的主输出端连接下级所述第二d触发器的时钟输入端；各级所述第二d触发器还包括清零输入端；
14、第三非门，所述第三非门的输入端连接所述位与运算器以接入所述清零信号，所述第三非门的输出端分别连接各级所述第二d触发器的清零输入端；
15、其中，n等于δ-σadc的位数。
16、基于上述一种应用于低速δ-σadc的数字滤波器，本专利技术还提供一种δ-σadc，其中包括：
17、调制器，用于根据输入模拟信号，以输出码流信号；及
18、如上述所述的数字滤波器，所述数字滤波器连接所述调制器。
19、基于上述一种应用于低速δ-σadc的数字滤波器，本专利技术还提供一种应用于低速δ-σadc的数字滤波方法，其中包括:
20、根据码流信号和时钟信号，在每预设时钟周期内获取高码流周期计数值；
21、根据所述时钟信号，获取时钟计数值；
22、在所述时钟计数值每计满所述预设时钟周期时，通过锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出。
23、在上述技术方案的基础上，本专利技术还可以做如下改进。
24、进一步，根据码流信号和时钟信号，在每预设时钟周期内获取高码流周期计数值中，具体包括：
25、根据所述时钟信号，获取所述预设时钟周期；
26、在每所述预设时钟周期内，根据为高电平的所述码流信号，获取所述高码流周期计数值。
27、进一步，根据所述时钟信号，获取时钟计数值中，具体包括：
28、根据所述时钟信号，获取时钟周期；
29、经过每个所述时钟周期后，获取的所述时钟计数值为前一个所述时钟计数值加1。
30、进一步，在所述时钟计数值每计满所述预设时钟周期时，通过锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出之后，还包括：
31、对已锁存的所述高码流周期计数值清零。
32、进一步，在所述时钟计数值每计满所述预设时钟周期时，通过锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出中，具体包括：
33、通过位与运算，确定所述时钟计数值已计满所述预设时钟周期，
34、根据所述时钟计数值已计满所述预设时钟周期，产生锁存信号；
35、根据所述锁存信号，锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出。
36、进一步，当δ-σadc的位数为n时，所述预设时钟周期为2的n次幂，则将所述高码流周期计数锁存值作为最终输出；或
37、当δ-σadc的位数为n时，所述预设时钟周期为2的m次幂，且m>n，则截取所述高码流周期计数锁存值的高n位作为最终输出。
38、本专利技术的有益效果是：本专利技术通过在每预设时钟周期内获取高码流周期计数值，以及获取时钟计数值，进一步在时钟计数值每计满预设时钟周期时，通过锁存高码流周期计数值，以获取高码流周期计数锁存值并输出。相较于采用cic数字抽取滤波器加高阶fir梳状滤波器的现有方案，本专利技术在低速应用中通过两个简化的计数及锁存方案实现了滤波和降采样，简化了整体设计，并有效降低了硬件成本。
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1.一种应用于低速Δ-ΣADC的数字滤波器，其特征在于，包括：
2.根据权利要求1所述的应用于低速Δ-ΣADC的数字滤波器，其特征在于，所述第一计数器包括：
3.一种Δ-ΣADC，其特征在于，包括：
4.一种应用于低速Δ-ΣADC的数字滤波方法，其特征在于，应用于如权利要求1或2所述的数字滤波器，包括：
5.根据权利要求4所述的应用于低速Δ-ΣADC的数字滤波方法，其特征在于，根据码流信号和时钟信号，在每预设时钟周期内获取高码流周期计数值中，具体包括：
6.根据权利要求4所述的应用于低速Δ-ΣADC的数字滤波方法，其特征在于，根据所述时钟信号，获取时钟计数值中，具体包括：
7.根据权利要求4所述的应用于低速Δ-ΣADC的数字滤波方法，其特征在于，在所述时钟计数值每计满所述预设时钟周期时，通过锁存所述高码流周期计数值，以获取高码流周期计数锁存值并输出之后，还包括：
8.根据权利要求4所述的应用于低速Δ-ΣADC的数字滤波方法，其特征在于，在所述时钟计数值每计满所述预设时钟周期时，通过锁存所述高码流周
9.根据权利要求4所述的应用于低速Δ-ΣADC的数字滤波方法，其特征在于，当Δ-ΣADC的位数为N时，所述预设时钟周期为2的N次幂，则将所述高码流周期计数锁存值作为最终输出；或
...【技术特征摘要】
1.一种应用于低速δ-σadc的数字滤波器，其特征在于，包括：
2.根据权利要求1所述的应用于低速δ-σadc的数字滤波器，其特征在于，所述第一计数器包括：
3.一种δ-σadc，其特征在于，包括：
4.一种应用于低速δ-σadc的数字滤波方法，其特征在于，应用于如权利要求1或2所述的数字滤波器，包括：
5.根据权利要求4所述的应用于低速δ-σadc的数字滤波方法，其特征在于，根据码流信号和时钟信号，在每预设时钟周期内获取高码流周期计数值中，具体包括：
6.根据权利要求4所述的应用于低速δ-σadc的数字滤波方法，其特征在于，根据所述时钟信号，获取时钟计...
【专利技术属性】
技术研发人员：郁炜嘉，
申请(专利权)人：赛卓电子科技上海股份有限公司，
类型：发明
国别省市：
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