【技术实现步骤摘要】
本公开内容关于一种半导体元件及其制备方法，特别是关于一种具有复合隔离特征的内连线结构的半导体元件及其制备方法。
技术介绍
1、在电子产业的快速发展下，集成电路(ic)实现高性能与小型化。集成电路在材料和设计上的技术发展更驱动新一代集成电路的产生，而每一代的电路都比上一代的更小也更复杂。
2、动态随机存取存储器(dram)元件是一种随机存取存储器，它将每一位元数据存储在一个集成电路内的独立电容器中。在通常情况下，dram经排列成一个方形阵列，而每个单元(cell)具有一个电容器和晶体管。具有4f2 dram单元的垂直晶体管已被开发出来，其中f代表微影成像(photolithographic)的最小特征宽度或关键尺寸(cd)。然而，随着字元线间距不断地缩小，dram的制造商在因应缩小存储单元面积的方面面临巨大的挑战。
3、上文的“先前技术”说明仅是提供
技术介绍
，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
技术实现思路
1、本公开的另一个方面提供另一种半导体元件。该半导体元件包括一基底、一第一介电层、一第一内连线结构，一第二内连线结构及一第二介电层。该第一介电层设置于该基底上方。该第一内连线结构设置于该第一介电层上方。该第二内连线结构设置于该第一介电层上方。该第二介电层经设置于该第一内连线结构上方，其中该第二介电层的一侧向表面曝露于一气隙。该第一内连线结构借由该气隙与该第二内连线
2、本公开的另一个方面提供一种半导体元件的制备方法。该制备方法包括：提供一基底；在该基底上方形成一第一介电层；在该第一介电层上方形成一第二介电层；图案化该第一介电层与该第二介电层以形成一开口；在该开口内形成一内连线结构；以及形成一第三介电层以形成被该内连线结构与该第三介电层所包围的一气隙。图案化该第一介电层与该第二介电层以形成该开口的步骤包含：执行一第一蚀刻制程以移除该第一介电层的一第一部分与该第二介电层的一第一部分；以及执行一第二蚀刻制程以移除该第一介电层的一第二部分，使该第一介电层从该第二介电层的一侧向表面凹入。
3、本公开的实施例提供一种半导体元件，其一内连线结构周围具有复合隔离特征。在本实施例中，该内连线结构包含至少两种不同的材料。该内连线结构可以抵靠两种具有不同介电常数的介质。这种不对称结构可应用于半导体元件，例如一存储器元件，以控制其电气性能。
4、上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属
中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或过程而实现与本公开相同的目的。本公开所属
中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
【技术保护点】
1.一种半导体元件，包括：
2.如权利要求1所述的半导体元件，其中该第一内连线结构包括一第一层与一第二层，且该第二层与该第一层不同。
3.如权利要求2所述的半导体元件，其中该第一层包括一半导体材料。
4.如权利要求3所述的半导体元件，其中该第二层包括一半导体材料。
5.如权利要求2所述的半导体元件，更包括：
6.如权利要求5所述的半导体元件，其中该第二内连线结构包括一第三层，且该第三层曝露于该气隙，并且该第三层的一材料与该第二层的一材料相同。
7.如权利要求1所述的半导体元件，更包括：
8.如权利要求7所述的半导体元件，其中该第三介电层具有朝向该气隙突出的一突起部。
9.如权利要求1所述的半导体元件，其中该第二介电层的该侧向表面与该第一内连线结构的一侧向表面实质上共面。
10.如权利要求1所述的半导体元件，其中该第二介电层的该侧向表面与该第一内连线结构的该侧向表面非共面。
11.如权利要求1所述的半导体元件，其中该第一介电层的一侧向表面曝露于该气隙。
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