【技术实现步骤摘要】
本申请涉及显示，具体涉及一种栅极驱动电路及显示面板。
技术介绍
1、现有的高分辨率显示面板，通常采用集成在阵列基板上的栅极驱动电路(gate-driver on array，goa)来驱动。栅极驱动电路中靠近末端的冗余驱动单元由起始信号开启，冗余驱动单元由于长时间加载起始信号，导致对应的下拉晶体管的阈值电压右偏，使其下拉能力下降，因此靠近栅极驱动电路末端的冗余驱动单元的级传信号输出能力变差，对应显示区出现暗线的问题。
技术实现思路
1、本申请提供一种栅极驱动电路及显示面板，可以提升靠近栅极驱动电路末端的冗余驱动单元的级传信号输出能力，改善显示区出现暗线。
2、一方面，本申请实施例提供一种栅极驱动电路，包括：多个栅极驱动单元；以及多个冗余驱动单元；其中，所述栅极驱动单元与所述冗余驱动单元级联设置，所述栅极驱动单元与所述冗余驱动单元均用于输出本级级传信号，所述栅极驱动单元还用于输出本级扫描信号；所述栅极驱动单元与所述冗余驱动单元均包括第一下拉维持模块，所述第一下拉维持模块与上拉节点、第一参考低电平信号端以及本级级传信号输出端电连接，所述第一下拉维持模块用于控制所述上拉节点以及所述本级级传信号输出端的电位；所述第一下拉维持模块包括第一晶体管，所述第一晶体管的栅极与所述上拉节点电连接，所述第一晶体管的第一电极与第一下拉节点电连接，所述第一晶体管的第二电极与所述第一参考低电平信号端电连接；其中，所述栅极驱动单元中所述第一晶体管的沟道长度小于所述冗余驱动单元中所述第一晶体管的沟道长
3、可选地，在本申请的一些实施例中，所述栅极驱动单元与所述冗余驱动单元均包括输出模块，所述输出模块用于输出所述本级级传信号，所述栅极驱动单元的所述输出模块还用于输出所述本级扫描信号；所述输出模块包括第二晶体管，所述第二晶体管的栅极与所述上拉节点电连接，所述第二晶体管的第一电极与时钟信号端电连接，所述第二晶体管的第二电极与级传信号端电连接；所述栅极驱动单元中所述第二晶体管的沟道长度小于所述冗余驱动单元中所述第二晶体管的沟道长度，且所述栅极驱动单元中所述第二晶体管的沟道宽长比与所述冗余驱动单元中所述第二晶体管的沟道宽长比相等。
4、可选地，在本申请的一些实施例中，所述输出模块还包括第三晶体管以及自举电容，所述第三晶体管的栅极与所述上拉节点电连接，所述第三晶体管的第一电极与所述时钟信号端电连接，所述第三晶体管的第二电极与本级扫描信号输出端电连接，所述自举电容的一端与所述上拉节点电连接，所述自举电容的另一端与所述本级扫描信号输出端电连接；所述栅极驱动单元中所述第三晶体管的沟道长度大于所述冗余驱动单元中所述第三晶体管的沟道长度，且所述栅极驱动单元中所述第三晶体管的沟道宽长比与所述冗余驱动单元中所述第三晶体管的沟道宽长比相等。
5、可选地，在本申请的一些实施例中，所述第一下拉维持模块还包括第四晶体管、第五晶体管以及第六晶体管，所述第四晶体管的栅极以及所述第四晶体管的第一电极与第一控制信号端电连接，所述第四晶体管的第二电极与所述第一下拉节点电连接，所述第五晶体管的栅极与所述第一下拉节点电连接，所述第五晶体管的第一电极与所述第一控制信号端电连接，所述第五晶体管的第二电极与第二下拉节点电连接，所述第六晶体管的栅极与所述上拉节点电连接，所述第六晶体管的第一电极与所述第二下拉节点电连接，所述第六晶体管的第二电极与所述第一参考低电平信号端电连接；所述栅极驱动单元中所述第四晶体管的沟道长度小于所述冗余驱动单元中所述第四晶体管的沟道长度，和/或，所述栅极驱动单元中所述第五晶体管的沟道长度小于所述冗余驱动单元中所述第五晶体管的沟道长度，和/或，所述栅极驱动单元中所述第六晶体管的沟道长度小于所述冗余驱动单元中所述第六晶体管的沟道长度；且所述栅极驱动单元中所述第四晶体管、所述第五晶体管以及所述第六晶体管的沟道宽长比与所述冗余驱动单元中所述第四晶体管、所述第五晶体管以及所述第六晶体管的沟道宽长比相等。
6、可选地，在本申请的一些实施例中，所述第一下拉维持模块还包括第七晶体管、第八晶体管以及第九晶体管，所述第七晶体管的栅极与所述第二下拉节点电连接，所述第七晶体管的第一电极与本级扫描信号输出端电连接，所述第七晶体管的第二电极与第二参考低电平信号端电连接，所述第八晶体管的栅极与所述第二下拉节点电连接，所述第八晶体管的第一电极与所述上拉节点电连接，所述第八晶体管的第二电极与所述第一参考低电平信号端电连接，所述第九晶体管的栅极与所述第二下拉节点电连接，所述第九晶体管的第一电极与所述本级级传信号输出端电连接，所述第九晶体管的第二电极与所述第一参考低电平信号端电连接；所述栅极驱动单元中所述第七晶体管以及所述第八晶体管的沟道长度均大于所述冗余驱动单元中所述第七晶体管以及所述第八晶体管的沟道长度，且所述栅极驱动单元中所述第七晶体管以及所述第八晶体管的沟道宽长比与所述冗余驱动单元中所述第七晶体管以及所述第八晶体管的沟道宽长比相等。
7、可选地，在本申请的一些实施例中，所述栅极驱动单元中所述第九晶体管的沟道长度大于或者等于所述冗余驱动单元中所述第九晶体管的沟道长度，且所述栅极驱动单元中所述第九晶体管的沟道宽长比与所述冗余驱动单元中所述第九晶体管的沟道宽长比相等。
8、可选地，在本申请的一些实施例中，所述栅极驱动单元与所述冗余驱动单元均包括第二下拉维持模块，所述第二下拉维持模块与所述上拉节点、所述第一参考低电平信号端以及所述本级级传信号输出端电连接，所述第二下拉维持模块用于控制所述上拉节点以及所述本级级传信号输出端的电位；所述第二下拉维持模块包括第十晶体管，所述第十晶体管的栅极与所述上拉节点电连接，所述第十晶体管的第一电极与第三下拉节点电连接，所述第十晶体管的第二电极与所述第一参考低电平信号端电连接；所述栅极驱动单元中所述第十晶体管的沟道长度小于所述冗余驱动单元中所述第十晶体管的沟道长度，且所述栅极驱动单元中所述第十晶体管的沟道宽长比与所述冗余驱动单元中所述第十晶体管的沟道宽长比相等。
9、可选地，在本申请的一些实施例中，所述第二下拉维持模块还包括第十一晶体管、第十二晶体管以及第十三晶体管，所述第十一晶体管的栅极以及所述第十一晶体管的第一电极与第二控制信号端电连接，所述第十一晶体管的第二电极与所述第三下拉节点电连接，所述第十二晶体管的栅极与所述第三下拉节点电连接，所述第十二晶体管的第一电极与所述第二控制信号端电连接，所述第十二晶体管的第二电极与第四下拉节点电连接，所述第十三晶体管的栅极与所述上拉节点电连接，所述第十三晶体管的第一电极与所述第四下拉节点电连接，所述第十三晶体管的第二电极与所述第一参考低电平信号端电连接；所述栅极驱动单元中所述第十一晶体管的沟道长度小于所述冗余驱动单元中所述第十一晶体管的沟道长度，和/或，所述栅极驱动单元中所述第十二晶体管的沟道长度小于所述冗余驱动单元中所述第十二晶体管的沟道长度本文档来自技高网...
【技术保护点】
1.一种栅极驱动电路，其特征在于，包括：
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动单元与所述冗余驱动单元均包括输出模块，所述输出模块用于输出所述本级级传信号，所述栅极驱动单元的所述输出模块还用于输出所述本级扫描信号；
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述输出模块还包括第三晶体管以及自举电容，所述第三晶体管的栅极与所述上拉节点电连接，所述第三晶体管的第一电极与所述时钟信号端电连接，所述第三晶体管的第二电极与本级扫描信号输出端电连接，所述自举电容的一端与所述上拉节点电连接，所述自举电容的另一端与所述本级扫描信号输出端电连接；
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一下拉维持模块还包括第四晶体管、第五晶体管以及第六晶体管，所述第四晶体管的栅极以及所述第四晶体管的第一电极与第一控制信号端电连接，所述第四晶体管的第二电极与所述第一下拉节点电连接，所述第五晶体管的栅极与所述第一下拉节点电连接，所述第五晶体管的第一电极与所述第一控制信号端电连接，所述第五晶体管的第二电极与第二下拉节点电连接，所述第六晶
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一下拉维持模块还包括第七晶体管、第八晶体管以及第九晶体管，所述第七晶体管的栅极与所述第二下拉节点电连接，所述第七晶体管的第一电极与本级扫描信号输出端电连接，所述第七晶体管的第二电极与第二参考低电平信号端电连接，所述第八晶体管的栅极与所述第二下拉节点电连接，所述第八晶体管的第一电极与所述上拉节点电连接，所述第八晶体管的第二电极与所述第一参考低电平信号端电连接，所述第九晶体管的栅极与所述第二下拉节点电连接，所述第九晶体管的第一电极与所述本级级传信号输出端电连接，所述第九晶体管的第二电极与所述第一参考低电平信号端电连接；
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述栅极驱动单元中所述第九晶体管的沟道长度大于或者等于所述冗余驱动单元中所述第九晶体管的沟道长度，且所述栅极驱动单元中所述第九晶体管的沟道宽长比与所述冗余驱动单元中所述第九晶体管的沟道宽长比相等。
7.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动单元与所述冗余驱动单元均包括第二下拉维持模块，所述第二下拉维持模块与所述上拉节点、所述第一参考低电平信号端以及所述本级级传信号输出端电连接，所述第二下拉维持模块用于控制所述上拉节点以及所述本级级传信号输出端的电位；
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述第二下拉维持模块还包括第十一晶体管、第十二晶体管以及第十三晶体管，所述第十一晶体管的栅极以及所述第十一晶体管的第一电极与第二控制信号端电连接，所述第十一晶体管的第二电极与所述第三下拉节点电连接，所述第十二晶体管的栅极与所述第三下拉节点电连接，所述第十二晶体管的第一电极与所述第二控制信号端电连接，所述第十二晶体管的第二电极与第四下拉节点电连接，所述第十三晶体管的栅极与所述上拉节点电连接，所述第十三晶体管的第一电极与所述第四下拉节点电连接，所述第十三晶体管的第二电极与所述第一参考低电平信号端电连接；
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第二下拉维持模块还包括第十四晶体管、第十五晶体管以及第十六晶体管，所述第十四晶体管的栅极与所述第四下拉节点电连接，所述第十四晶体管的第一电极与本级扫描信号输出端电连接，所述第十四晶体管的第二电极与第二参考低电平信号端电连接，所述第十五晶体管的栅极与所述第四下拉节点电连接，所述第十五晶体管的第一电极与所述上拉节点电连接，所述第十五晶体管的第二电极与所述第一参考低电平信号端电连接，所述第十六晶体管的栅极与所述第四下拉节点电连接，所述第十六晶体管的第一电极与所述本级级传信号输出端电连接，所述第十六晶体管的第二电极与所述第一参考低电平信号端电连接；
10.根据权利要求9所述的栅极驱动电路，其特征在于，所述栅极驱动单元中所述第十六晶体管的沟道长度大于或者等于所述冗余驱动单元中所述第十六晶体管的沟道长度，且所述栅极驱动单元中所述第十六晶体管的沟道宽长比与所述冗余驱动单元中所述第十六晶体管的沟道宽长比相等。
11.一种显示面板，其特征在于，所述显示面板包括显示区域以及围绕所述显示区域设置的非显示区域，其中，所述非显示区域设有如权利要求1-10任一项所述的栅极驱动电路。
...【技术特征摘要】
1.一种栅极驱动电路，其特征在于，包括：
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动单元与所述冗余驱动单元均包括输出模块，所述输出模块用于输出所述本级级传信号，所述栅极驱动单元的所述输出模块还用于输出所述本级扫描信号；
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述输出模块还包括第三晶体管以及自举电容，所述第三晶体管的栅极与所述上拉节点电连接，所述第三晶体管的第一电极与所述时钟信号端电连接，所述第三晶体管的第二电极与本级扫描信号输出端电连接，所述自举电容的一端与所述上拉节点电连接，所述自举电容的另一端与所述本级扫描信号输出端电连接；
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一下拉维持模块还包括第四晶体管、第五晶体管以及第六晶体管，所述第四晶体管的栅极以及所述第四晶体管的第一电极与第一控制信号端电连接，所述第四晶体管的第二电极与所述第一下拉节点电连接，所述第五晶体管的栅极与所述第一下拉节点电连接，所述第五晶体管的第一电极与所述第一控制信号端电连接，所述第五晶体管的第二电极与第二下拉节点电连接，所述第六晶体管的栅极与所述上拉节点电连接，所述第六晶体管的第一电极与所述第二下拉节点电连接，所述第六晶体管的第二电极与所述第一参考低电平信号端电连接；
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一下拉维持模块还包括第七晶体管、第八晶体管以及第九晶体管，所述第七晶体管的栅极与所述第二下拉节点电连接，所述第七晶体管的第一电极与本级扫描信号输出端电连接，所述第七晶体管的第二电极与第二参考低电平信号端电连接，所述第八晶体管的栅极与所述第二下拉节点电连接，所述第八晶体管的第一电极与所述上拉节点电连接，所述第八晶体管的第二电极与所述第一参考低电平信号端电连接，所述第九晶体管的栅极与所述第二下拉节点电连接，所述第九晶体管的第一电极与所述本级级传信号输出端电连接，所述第九晶体管的第二电极与所述第一参考低电平信号端电连接；
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述栅极驱动单元中所述第九晶体管的沟道长度大于或者等于所述冗余驱动单元中所述第九晶体管的沟道长度，且所述栅极驱动单元中所述第九晶体管的沟道宽长比与所述冗余驱动单元中...
【专利技术属性】
技术研发人员：杨柳，
申请(专利权)人：惠州华星光电显示有限公司，
类型：发明
国别省市：
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