【技术实现步骤摘要】
本专利技术涉及卫星通信，尤其涉及一种基于fpga的高精度时间报文编解码方法及系统。
技术介绍
1、目前，时频行业对时间报文的输出精度要求越来越高，精度要求已经小于10ns，时间报文行业称为tod报文，内容包括时间信息，位置信息及其他自定义信息。tod报文为标准串口格式，其cpu输出时延具有较大的不确定性，时延偏差大于毫秒级别，为满足高精度授时要求，行业内在输出时间报文时通常需要配合1pps脉冲信号进行授时，其中1pps上升沿提供时刻，tod提供时间及位置信息，并且授时精度完全取决于接收机精度，行业内此方法授时精度普遍大于100ns。行业内tod输出方案如图1所示，标准1pps+tod输出如图2所示。
技术实现思路
1、本专利技术的目的在于克服现有技术的不足，提供一种基于fpga的高精度时间报文编解码方法及系统。
2、本专利技术的目的是通过以下技术方案来实现的：本专利技术第一方面提供：一种基于fpga的高精度时间报文编解码方法，包括以下步骤：
3、s1：初始化阶段，接收机模块接收卫星信号，解调1pps脉冲信号和第一时间报文数据输出给中央处理器cpu模块；
4、s2：时差测量和校准阶段，中央处理器cpu模块接收到1pps脉冲信号和第一时间报文数据后，完成和本地时间的时差测量得到第二时间报文数据并校准恒温晶振模块，使恒温晶振模块与接收机模块1pps脉冲信号同步，给fpga模块提供时钟；
5、s3：编解码阶段，当需要输出第三时间报文数据时，中
6、优选的，所述的s3：编解码阶段，当需要输出第三时间报文数据时，中央处理器cpu模块将第二时间报文数据和1pps脉冲信号输出到fpga模块，会在1pps脉冲信号时刻到来前完成第二时间报文数据的数据写入；fpga模块将第二时间报文数据进行串并转换，将转换后的第二时间报文数据存入fifo存储器待用；fpga模块接收到1pps信号后对转换后的第二时间报文数据进行编码得到第三时间报文数据并输出，第一个字节上升沿与1pps脉冲信号对齐；输出完成后，在末尾增加结束标志。
7、优选的，所述的fpga模块编码时钟为100m，串并转换后的第二时间报文数据大小为8bit。
8、优选的，所述的s3：编解码阶段，当接收到外部时间报文数据时，使用fpga模块解码，fpga模块接收到外部时间报文数据后，捕获结束标志，在捕获到结束标志后将一个控制寄存器reg_ctrl拉高，在捕获到1pps脉冲信号时刻时将reg_ctrl拉低；然后将reg_ctrl与外部时间报文数据做与运算解调出外部时间报文数据内的1pps脉冲信号时刻。
9、优选的，所述的s3：编解码阶段，当接收到外部时间报文数据时，使用中央处理器cpu模块进行解码，外部时间报文数据直接输入到中央处理器cpu模块的串口，当中央处理器cpu模块解码到结束标志后，捕获下一个上升沿，用此上升沿完成1pps脉冲信号时刻的提取。
10、优选的，所述的中央处理器cpu模块和fpga模块通过spi总线进行通信；所述结束标志为0x55、0xaa。
11、本专利技术第二方面提供：一种基于fpga的高精度时间报文编解码系统，用于实现如上述任一种基于fpga的高精度时间报文编解码方法，包括接收机模块、与接收机模块连接的中央处理器cpu模块、与中央处理器cpu模块连接的恒温晶振模块和fpga模块；所述接收机模块能够接收卫星信号，解调1pps脉冲信号和时间报文数据输出给中央处理器cpu模块；所述中央处理器cpu模块能够将时间报文数据发送给fpga模块、获取fpga模块解码后的时间报文数据、对恒温晶振模块进行驯服；所述fpga模块能够解调输入的时间报文数据并将解调的1pps脉冲信号和时间信息发送给中央处理器cpu模块、对时间报文数据编码后输出；所述恒温晶振模块能够给fpga模块提供时钟。
12、优选的，还包括时间数字转换tdc模块，所述的fpga模块包括现场可编辑门阵列、2x5排针、稳压器、第一电阻r1、第二电阻r2、第二十五电阻r25、第二十六电阻r26、第二十七电阻r27、第二十八电阻r28、第二十九电阻r29、第三十电阻r30、第三十一电阻r31、第三十四电阻r34、第三十五电阻r35、第三十六电阻r36、第三十七电阻r37、第三十八电阻r38、第三十九电阻r39、第四十电阻r40、第四十一电阻r41、第四十二电阻r42、第四十三电阻r43、第四十四电阻r44、第四十五电阻r45、第四十三电容c43、第四十四电容c44、第四十五电容c45、第四十六电容c46、第四十七电容c47、第四十八电容c48、第四十九电容c49、第五十电容c50、第五十一电容c51、第五十二电容c52、第五十三电容c53、第五十四电容c54、第五十五电容c55、第五十六电容c56、第五十七电容c57、第二电感l2、第四三极管v4、第六三极管v6、第三二极管v3、第五二极管v5；所述现场可编辑门阵列的mode0端连接第三十一电阻r31的第一端；所述第三十一电阻r31的第二端接地gnd；所述第二十九电阻r29的第一端连接现场可编辑门阵列的iol7a/gclkt_6端，第二十九电阻r29的第二端连接时间数字转换模块tdc；所述第一电阻r1的第一端连接现场可编辑门阵列的iob11b/gclkc_4端，第一电阻r1的第二端连接时间数字转换模块tdc；所述第三十四电阻r34的第一端连接现场可编辑门阵列的ior7b/gclkc_3端；所述第二十五电阻r25的第一端连接现场可编辑门阵列的iot10a端，第二十五电阻r25的第二端连接时间报文数据输入端；所述第二十六电阻r26的第一端连接现场可编辑门阵列的iot10b端，第二十六电阻r26的第二端连接时间报文数据输出端；所述第二电阻r2的第一端连接现场可编辑门阵列的iot11a端，第二电阻r2的第二端连接中央处理器cpu模块；第二十七电阻r27的第一端连接现场可编辑门阵列的ior4a/rpll_t_fb端；所述2x5排针的第一端连接第三十八电阻r38的第一端，2x5排针的第二端连接地gnd，2x5排针的第三端连接第三十九电阻r39的第一端，2x5排针的第五端连接第四十二电阻r42的第一端，2x5排针的第九端连接第四十三电阻r43的第一端，2x5排针的第六端连接现场可编辑门阵列的vcco0端，2x5排针的第十端连接地gnd；第三十八电阻r38的第二端连接现场可编辑门阵列的iol6b/tck端、第三十七电阻r37的第一端；第三十七电阻r37的第二端连接地gnd；第三十九电阻r39的第二端连接现场可编辑门阵列的iol6d/tdi端；第四十二电阻r42的第二端连接现场可编辑门阵列的iol6e/tdo端；第四十三电阻r43的第二端连接现本文档来自技高网...
【技术保护点】
1.一种基于FPGA的高精度时间报文编解码方法，其特征在于：包括以下步骤：
2.根据权利要求1所述的基于FPGA的高精度时间报文编解码方法，其特征在于：所述的S3：编解码阶段，当需要输出第三时间报文数据时，中央处理器CPU模块将第二时间报文数据和1PPS脉冲信号输出到FPGA模块，会在1PPS脉冲信号时刻到来前完成第二时间报文数据的数据写入；FPGA模块将第二时间报文数据进行串并转换，将转换后的第二时间报文数据存入FIFO存储器待用；FPGA模块接收到1PPS信号后对转换后的第二时间报文数据进行编码得到第三时间报文数据并输出，第一个字节上升沿与1PPS脉冲信号对齐；输出完成后，在末尾增加结束标志。
3.根据权利要求2所述的基于FPGA的高精度时间报文编解码方法，其特征在于：所述的FPGA模块编码时钟为100M，串并转换后的第二时间报文数据大小为8bit。
4.根据权利要求1所述的基于FPGA的高精度时间报文编解码方法，其特征在于：所述的S3：编解码阶段，当接收到外部时间报文数据时，使用FPGA模块解码，FPGA模块接收到外部时间报文数据后，捕获
5.根据权利要求1所述的基于FPGA的高精度时间报文编解码方法，其特征在于：所述的S3：编解码阶段，当接收到外部时间报文数据时，使用中央处理器CPU模块进行解码，外部时间报文数据直接输入到中央处理器CPU模块的串口，当中央处理器CPU模块解码到结束标志后，捕获下一个上升沿，用此上升沿完成1PPS脉冲信号时刻的提取。
6.根据权利要求2-5任一项所述的基于FPGA的高精度时间报文编解码方法，其特征在于：所述的中央处理器CPU模块和FPGA模块通过SPI总线进行通信；所述结束标志为0x55、0xAA。
7.一种基于FPGA的高精度时间报文编解码系统，其特征在于：用于实现如权利要求1-6任一项所述的基于FPGA的高精度时间报文编解码方法，包括接收机模块、与接收机模块连接的中央处理器CPU模块、与中央处理器CPU模块连接的恒温晶振模块和FPGA模块；所述接收机模块能够接收卫星信号，解调1PPS脉冲信号和时间报文数据输出给中央处理器CPU模块；所述中央处理器CPU模块能够将时间报文数据发送给FPGA模块、获取FPGA模块解码后的时间报文数据、对恒温晶振模块进行驯服；所述FPGA模块能够解调输入的时间报文数据并将解调的1PPS脉冲信号和时间信息发送给中央处理器CPU模块、对时间报文数据编码后输出；所述恒温晶振模块能够给FPGA模块提供时钟。
8.根据权利要求7所述的基于FPGA的高精度时间报文编解码系统，其特征在于：还包括时间数字转换TDC模块，所述的FPGA模块包括现场可编辑门阵列、2X5排针、稳压器、第一电阻R1、第二电阻R2、第二十五电阻R25、第二十六电阻R26、第二十七电阻R27、第二十八电阻R28、第二十九电阻R29、第三十电阻R30、第三十一电阻R31、第三十四电阻R34、第三十五电阻R35、第三十六电阻R36、第三十七电阻R37、第三十八电阻R38、第三十九电阻R39、第四十电阻R40、第四十一电阻R41、第四十二电阻R42、第四十三电阻R43、第四十四电阻R44、第四十五电阻R45、第四十三电容C43、第四十四电容C44、第四十五电容C45、第四十六电容C46、第四十七电容C47、第四十八电容C48、第四十九电容C49、第五十电容C50、第五十一电容C51、第五十二电容C52、第五十三电容C53、第五十四电容C54、第五十五电容C55、第五十六电容C56、第五十七电容C57、第二电感L2、第四三极管V4、第六三极管V6、第三二极管V3、第五二极管V5；所述现场可编辑门阵列的MODE0端连接第三十一电阻R31的第一端；所述第三十一电阻R31的第二端接地GND；所述第二十九电阻R29的第一端连接现场可编辑门阵列的IOL7A/GCLKT_6端，第二十九电阻R29的第二端连接时间数字转换模块TDC；所述第一电阻R1的第一端连接现场可编辑门阵列的IOB11B/GCLKC_4端，第一电阻R1的第二端连接时间数字转换模块TDC；所述第三十四电阻R34的第一端连接现场可编辑门阵列的IOR7B/GCLKC_3端；所述第二十五电阻R25的第一端连接现场可编辑门阵列的IOT10A端，第二十五电阻R25的第二端连接时间报文数据输入端；所述第二十六电阻R26的第一端连接现场可编辑门阵列的IOT10B端，第...
【技术特征摘要】
1.一种基于fpga的高精度时间报文编解码方法，其特征在于：包括以下步骤：
2.根据权利要求1所述的基于fpga的高精度时间报文编解码方法，其特征在于：所述的s3：编解码阶段，当需要输出第三时间报文数据时，中央处理器cpu模块将第二时间报文数据和1pps脉冲信号输出到fpga模块，会在1pps脉冲信号时刻到来前完成第二时间报文数据的数据写入；fpga模块将第二时间报文数据进行串并转换，将转换后的第二时间报文数据存入fifo存储器待用；fpga模块接收到1pps信号后对转换后的第二时间报文数据进行编码得到第三时间报文数据并输出，第一个字节上升沿与1pps脉冲信号对齐；输出完成后，在末尾增加结束标志。
3.根据权利要求2所述的基于fpga的高精度时间报文编解码方法，其特征在于：所述的fpga模块编码时钟为100m，串并转换后的第二时间报文数据大小为8bit。
4.根据权利要求1所述的基于fpga的高精度时间报文编解码方法，其特征在于：所述的s3：编解码阶段，当接收到外部时间报文数据时，使用fpga模块解码，fpga模块接收到外部时间报文数据后，捕获结束标志，在捕获到结束标志后将一个控制寄存器reg_ctrl拉高，在捕获到1pps脉冲信号时刻时将reg_ctrl拉低；然后将reg_ctrl与外部时间报文数据做与运算解调出外部时间报文数据内的1pps脉冲信号时刻。
5.根据权利要求1所述的基于fpga的高精度时间报文编解码方法，其特征在于：所述的s3：编解码阶段，当接收到外部时间报文数据时，使用中央处理器cpu模块进行解码，外部时间报文数据直接输入到中央处理器cpu模块的串口，当中央处理器cpu模块解码到结束标志后，捕获下一个上升沿，用此上升沿完成1pps脉冲信号时刻的提取。
6.根据权利要求2-5任一项所述的基于fpga的高精度时间报文编解码方法，其特征在于：所述的中央处理器cpu模块和fpga模块通过spi总线进行通信；所述结束标志为0x55、0xaa。
7.一种基于fpga的高精度时间报文编解码系统，其特征在于：用于实现如权利要求1-6任一项所述的基于fpga的高精度时间报文编解码方法，包括接收机模块、与接收机模块连接的中央处理器cpu模块、与中央处理器cpu模块连接的恒温晶振模块和fpga模块；所述接收机模块能够接收卫星信号，解调1pps脉冲信号和时间报文数据输出给中央处理器cpu模块；所述中央处理器cpu模块能够将时间报文数据发送给fpga模块、获取fpga模块解码后的时间报文数据、对恒温晶振模块进行驯服；所述fpga模块能够解调输入的时间报文数据并将解调的1pps脉冲信号和时间信息发送给中央处理器cpu模块、对时间报文数据编码后输出；所述恒温晶振模块能够给fpga模块提供时钟。
8.根据权利要求7所述的基于fpga的高精度时间报文编解码系统，其特征在于：还包括时间数字转换tdc模块，所述的fpga模块包括现场可编辑门阵列、2x5排针、稳压器、第一电阻r1、第二电阻r2、第二十五电阻r25、第二十六电阻r26、第二十七电阻r27、第二十八电阻r28、第二十九电阻r29、第三十电阻r30、第三十一电阻r31、第三十四电阻r34、第三十五电阻r35、第三十六电阻r36、第三十七电阻r37、第三十八电阻r38、第三十九电阻r39、第四十电阻r40、第四十一电阻r41、第四十二电阻r42、第四十三电阻r43、第四十四电阻r44、第四十五电阻r45、第四十三电容c43、第四十四电容c44、第四十五电容c45、第四十六电容c46、第四十七电容c47、第四十八电容c48、第四十九电容c49、第五十电容c50、第五十一电容c51、第五十二电容c52、第五十三电容c53、第五十四电容c54、第五十五电容c55、第五十六电容c56、第五十七电容c57、第二电感l2、第四三极管v4、第六三极管v6、第三二极管v3、第五二极管v5；所述现场可编辑门阵列的mode0端连接第三十一电阻r31的第一端；所述第三十一电阻r31的第二端接地gnd；所述第二十九电阻r29的第一端连接现场可编辑门阵列的iol7a/...
【专利技术属性】
技术研发人员：严波，曾迎春，朱敏，简和兵，邓意峰，温学斌，
申请(专利权)人：成都金诺信高科技有限公司，
类型：发明
国别省市：
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