本发明专利技术提供了一种改善短路能力的SiC MOSFET器件，属于碳化硅（SiC）功率器件技术领域，提出了一种具有分段渐变掺杂外延结构的垂直平面SiC MOSFET器件，其漂移层自上而下分为第一漂移层、第二漂移层和第三漂移层，第一漂移层、第二漂移层和第三漂移层的掺杂浓度是各自渐变的，不同漂移层接触处具有相同的掺杂浓度。本发明专利技术的具有分段渐变掺杂外延结构的SiC MOSFET器件，利用靠近沟道区域的高掺杂降低器件工作状态下的导通电阻，通过渐变掺杂的漂移层调整器件短路时的电势分布，降低短路时的电流密度，以提高SiC MOSFET器件的短路能力。
【技术实现步骤摘要】
本专利技术涉及一种改善短路能力的sic mosfet器件，属于碳化硅（sic）功率器件。
技术介绍
1、sic功率mosfet是一种单极型电压控制器件，主要应用在电源、功率处理系统中，起着控制电能变换的作用。相对于传统si基功率器件，sic器件更容易实现高压、低损耗和高功率密度，因而逐渐成为市场的主流。
2、目前市场上主要的高功率碳化硅mosfet主要由650v到2000v的垂直平面mosfet主导。图5为传统垂直平面mosfet的原理结构。图5中所示的结构包括n型半导体衬底31、n型缓冲半导体层30和n型漂移半导体层29、通过离子注入工艺形成的选择性p型势垒半导体区27、重掺杂n型接触半导体区26、重掺杂p型接触半导体区28、栅绝缘层25、作为栅极的多晶硅栅极23、形成的平面反型沟道层34、在形成欧姆接触层24之前在栅极顶部形成的隔离介质22，厚的顶部金属层21和通过背面欧姆接触层32具有欧姆接触的底部金属层33。
3、然而，在短路过程中，垂直平面的sic mosfet烧毁速度更快，即具有更短的短路时间，这是因为器件在顶部金属层21正下方平面反型沟道层34导通且具有较高的短路电流密度。
4、传统工艺中，通过增加器件导通电阻实现sic mosfet器件的短路电流密度的减小，但是增加导通电阻会导致器件正常工作时的功耗增加。为了兼顾sic mosfet器件的功耗和短路能力，本专利技术提出了一种sic mosfet器件结构，在降低器件正常工作状态下导通电阻的同时提升器件的短路能力。
技术实现思路
1、针对目前sic mosfet器件短路电流密度大且易在较短短路时间内烧毁的问题，本专利技术提供一种sic mosfet器件结构，能够在降低器件正常工作状态下导通电阻的同时提升器件的短路能力。
2、本专利技术的技术方案如下：
3、本专利技术的技术方案是从sic mosfet器件漂移层掺杂浓度分布考虑，特别的提出了一种具有分段渐变掺杂外延结构的垂直平面sic mosfet器件。利用靠近沟道的高掺杂漂移层降低器件正常工作的导通电阻，并利用渐变的掺杂浓度分布调整短路时的电势分布，降低器件的短路电流密度，以提升sic mosfet器件的短路能力。
4、一种改善短路能力的sic mosfet器件，由下至上包括漏极电极、n型sic衬底和n型sic外延层，n型sic外延层上方设有氧化层、多晶硅栅极，n型sic外延层上方氧化层的两侧设有源极电极，源极电极与氧化层不接触；n型sic外延层自下至上包括第三漂移层、第二漂移层和第一漂移层，第一漂移层之内设有p well区，p well区之内设有n+型掺杂区和p+型掺杂区；p well区在第一漂移层上方内部两端，氧化层在第一漂移层上方、覆盖第一漂移层、p well区和部分n+型掺杂区，源极电极在第一漂移层上方、覆盖p+型掺杂区和部分n+型掺杂区；n+型掺杂区与p+型掺杂区相接、位于p well区边角内侧；氧化层和多晶硅栅极依次叠设于第一漂移层表面的中部；
5、第一漂移层、第二漂移层、第三漂移层内的掺杂浓度各自渐变。
6、优选的，第一漂移层、第二漂移层和第三漂移层掺入杂质相同。
7、优选的，第一漂移层的厚度占比整个漂移层厚度的10%-20%，第二漂移层的厚度占比整个漂移层厚度的10%±5%。
8、进一步优选的，第一漂移层的厚度范围1~2μm。
9、优选的，第一漂移层由上至下形成渐变掺杂，且掺杂浓度逐渐升高；所述第一漂移层起始浓度取决于设计耐压需求，以对应耐压传统结构的漂移层掺杂浓度或使用者基础结构的漂移层掺杂浓度为基准进行调整，调整幅度介于±50%之内。第二漂移层由上至下形成渐变掺杂，且掺杂浓度逐渐降低；第三漂移层由上至下形成渐变掺杂，掺杂浓度变化趋势取决于第二漂移层的掺杂浓度，当第二漂移层底部浓度低于第一漂移层顶部浓度时，第三漂移层的掺杂浓度逐渐升高；当第二漂移层底部浓度高于第一漂移层顶部浓度时，第三漂移层的掺杂浓度逐渐降低；第一漂移层和第二漂移层的接触处的掺杂浓度是相同的；第二漂移层和第三漂移层的接触处的掺杂浓度是相同的。
10、优选的，第一漂移层的掺杂浓度介于5×1015～1.5×1016cm-3之间，所述第二漂移层的掺杂浓度介于4×1015～1.5×1016cm-3之间，所述第三漂移层的掺杂浓度介于4×1015～8×1015cm-3之间。
11、优选的，第一漂移层、第二漂移层和第三漂移层的掺杂浓度为线性渐变掺杂，或多层阶梯变化掺杂，阶梯数量为至少两个，同一阶梯内的浓度相同不变。
12、目前已有的漂移层整体渐变掺杂能够在增大器件击穿电压的同时降低器件工作状态下的导通电阻，但是在高压短路状态下具有较大的短路电流，易在较短短路时间内烧毁，短路能力较差。本专利技术提出的sic mosfet器件对漂移层进行三段式设计，每段采用不同渐变掺杂，相比于已有的整体渐变掺杂设计，能够在增大耐压和降低导通电阻的同时，实现对高压状态下器件内部电势的调整，降低高压状态下的饱和电流，进而降低短路时的电流密度，提高器件的短路能力。
13、本专利技术的有益效果在于：
14、本专利技术基于靠近沟道区域漂移层的高掺杂，使得sic mosfet正常工作时的导通电阻降低，正常工作时功耗减小，该优势在低压领域明显。
15、本专利技术采用分段掺杂外延结构，调整短路时sic mosfet的电势分布，能够降低sicmosfet高压短路时的电流密度，增强器件的短路能力。
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【技术保护点】
1.一种改善短路能力的SiC MOSFET器件，其特征在于，由下至上包括漏极电极、N型SiC衬底和N型SiC外延层，N型SiC外延层上方设有氧化层、多晶硅栅极，N型SiC外延层上方氧化层的两侧设有源极电极；N型SiC外延层自下至上包括第三漂移层、第二漂移层和第一漂移层，第一漂移层之内设有P well区，P well区之内设有N+型掺杂区和P+型掺杂区；P well区在第一漂移层上方内部两端，氧化层在第一漂移层上方、覆盖第一漂移层、P well区和部分N+型掺杂区，源极电极在第一漂移层上方、覆盖P+型掺杂区和部分N+型掺杂区；
2.根据权利要求1所述的改善短路能力的SiC MOSFET器件，其特征在于，第一漂移层、第二漂移层和第三漂移层掺入杂质相同。
3.根据权利要求1所述的改善短路能力的SiC MOSFET器件，其特征在于，第一漂移层的厚度占比整个漂移层厚度的10%-20%，第二漂移层的厚度占比整个漂移层厚度的10%±5%。
4.根据权利要求3所述的改善短路能力的SiC MOSFET器件，其特征在于，第一漂移层的厚度范围1~2μm。
>5.根据权利要求1所述的改善短路能力的SiC MOSFET器件，其特征在于，第一漂移层由上至下形成渐变掺杂，且掺杂浓度逐渐升高；第二漂移层由上至下形成渐变掺杂，且掺杂浓度逐渐降低；第三漂移层由上至下形成渐变掺杂，掺杂浓度变化趋势取决于第二漂移层的掺杂浓度，当第二漂移层底部浓度低于第一漂移层顶部浓度时，第三漂移层的掺杂浓度逐渐升高；当第二漂移层底部浓度高于第一漂移层顶部浓度时，第三漂移层的掺杂浓度逐渐降低；第一漂移层和第二漂移层的接触处的掺杂浓度是相同的；第二漂移层和第三漂移层的接触处的掺杂浓度是相同的。6.根据权利要求1所述的改善短路能力的SiC MOSFET器件，其特征在于，第一漂移层的掺杂浓度介于5×1015～1.5×1016cm-3之间，所述第二漂移层的掺杂浓度介于4×1015～1.5×1016cm-3之间，所述第三漂移层的掺杂浓度介于4×1015～8×1015cm-3之间。
7.根据权利要求1所述的改善短路能力的SiC MOSFET器件，其特征在于，第一漂移层、第二漂移层和第三漂移层的掺杂浓度为线性渐变掺杂；或多层阶梯变化掺杂，阶梯数量为至少两个，同一阶梯内的浓度相同不变。
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【技术特征摘要】
1.一种改善短路能力的sic mosfet器件，其特征在于，由下至上包括漏极电极、n型sic衬底和n型sic外延层，n型sic外延层上方设有氧化层、多晶硅栅极，n型sic外延层上方氧化层的两侧设有源极电极；n型sic外延层自下至上包括第三漂移层、第二漂移层和第一漂移层，第一漂移层之内设有p well区，p well区之内设有n+型掺杂区和p+型掺杂区；p well区在第一漂移层上方内部两端，氧化层在第一漂移层上方、覆盖第一漂移层、p well区和部分n+型掺杂区，源极电极在第一漂移层上方、覆盖p+型掺杂区和部分n+型掺杂区；
2.根据权利要求1所述的改善短路能力的sic mosfet器件，其特征在于，第一漂移层、第二漂移层和第三漂移层掺入杂质相同。
3.根据权利要求1所述的改善短路能力的sic mosfet器件，其特征在于，第一漂移层的厚度占比整个漂移层厚度的10%-20%，第二漂移层的厚度占比整个漂移层厚度的10%±5%。
4.根据权利要求3所述的改善短路能力的sic mosfet器件，其特征在于，第一漂移层的厚度范围1~2μm。
5.根据权利要...
【专利技术属性】
技术研发人员：汉多科·林纳威赫，刘世杰，韩吉胜，崔鹏，徐现刚，
申请(专利权)人：山东大学，
类型：发明
国别省市：
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