【技术实现步骤摘要】
本专利技术涉及测试，特别是涉及一种芯片电路及其测试方法。
技术介绍
1、在大型芯片中，通常把整个芯片切割成多个模块来进行工作；其中，子模块的dft(designfortest，可测性设计)功能会独立于顶层模块的dft功能，可借由顶层上的输入引脚直接打到子模块上来进行atpg(automatic test pattern generation，自动测试向量生成)的向量测试。
2、在大量复用同一个子模块时，为了紧凑性，各子模块通常会使用馈通(feedthrough)连接方式，即，后端子模块穿过前端子模块到达顶层的一种连接方式；但此方案会使由顶层输入引脚输入的信号到达每个子模块的时间不等，使得atpg的向量测试需要多个子模块多套测试向量分开进行，这大大增加了芯片的研发成本及芯片物理实现的研发周期。
技术实现思路
1、鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种芯片电路及其测试方法，用于解决现有技术中通过多套测试向量对多个复用的子模块分开测试导致研发成本及研发周期增加的问题。
2、为实现上述目的及其他相关目的，本专利技术提供一种芯片电路，所述芯片电路包括至少两个子模块及至少两个输入级流水线模块；
3、各所述子模块通过馈通连接方式进行信号输入和信号输出，其中，各所述子模块组成的馈通链路上，输入级子模块的各输入端口经过不同所述输入级流水线模块连接至所述芯片电路的同一顶层输入引脚，输出级子模块的各输出端口连接至所述芯片电路的不同顶层输出引脚，所述输
4、可选地，所述输入级子模块的数量为一个，所述输出级子模块的数量为一个，所述输入级子模块和所述输出级子模块为相同或不同所述子模块；
5、其中，各所述子模块中所述输入端口的数量从所述输入级子模块开始由k个递减至一个，所述输出端口的数量从所述输出级子模块开始由k个递减至一个，所述输入端口至少包括本级输入端口，所述输出端口至少包括本级输出端口，所述本级输入端口的数量为一个，所述本级输出端口的数量为一个，k为所述子模块的数量且k为大于1的整数。
6、可选地，所述输入级子模块的数量为两个，所述输出级子模块的数量为一个，所述输出级子模块和其中一个所述输入级子模块为相同所述子模块；
7、其中，各所述子模块中所述输入端口的数量均为(k+1)个，所述输出端口的数量从所述输出级子模块开始由k个递减至一个，所述输入端口至少包括本级输入端口，所述输出端口至少包括本级输出端口，所述本级输入端口的数量为两个，两个所述本级输入端口设置于所述子模块的相对两侧，通过二路选择器进行输入选择，所述本级输出端口的数量为一个，k为所述子模块的数量且k为大于1的整数。
8、可选地，所述输入级流水线模块包括m个第一寄存器及第一多路选择器，各所述第一寄存器级联于所述顶层输入引脚形成(m+1)个连接点，分别连接至所述第一多路选择器的(m+1)个选择端，所述第一多路选择器的控制端接收输入选控信号，输出端连接至所述输入级子模块的相应输入端口，其中，m为大于1的整数。
9、可选地，所述芯片电路还包括至少两个输出级流水线模块，其中，所述输出级子模块的各输出端口经过不同所述输出级流水线模块连接至所述芯片电路的不同顶层输出引脚，所述输出级流水线模块用于调节各所述子模块的输出信号到达各所述顶层输出引脚的时间。
10、可选地，所述输出级流水线模块包括n个第二寄存器及第二多路选择器，各所述第二寄存器级联于所述输出级子模块的相应输出端口形成(n+1)个连接点，分别连接至所述第二多路选择器的(n+1)个选择端，所述第二多路选择器的控制端接收输出选控信号，输出端连接至相应所述顶层输出引脚，其中，n为大于1的整数。
11、可选地，各所述子模块通过第三寄存器实现馈通连接。
12、本专利技术还提供一种如上任意一项所述芯片电路的测试方法，所述测试方法包括：
13、通过配置各所述输入级流水线模块中第一寄存器的数量，使所述输入信号经过相同时间到达各所述子模块。
14、可选地，所述测试方法还包括：
15、通过配置各输出级流水线模块中第二寄存器的数量，使各所述子模块的输出信号经过相同时间到达各所述顶层输出引脚。
16、可选地，在所述输入级子模块的数量为两个时，各所述子模块根据各自所述输入级流水线模块中所述第一寄存器的配置数量来进行输入选择。
17、如上所述，本专利技术的芯片电路及其测试方法，通过输入级流水线模块来调整输入信号到达各子模块的时间，实现对输入信号进行时序收敛，如此，可以广播方式利用同一套测试向量同时对芯片中复用的各子模块进行测试，节约测试时间，减轻测试成本。
本文档来自技高网...【技术保护点】
1.一种芯片电路，其特征在于，所述芯片电路包括至少两个子模块及至少两个输入级流水线模块；
2.根据权利要求1所述的芯片电路，其特征在于，所述输入级子模块的数量为一个，所述输出级子模块的数量为一个，所述输入级子模块和所述输出级子模块为相同或不同所述子模块；
3.根据权利要求1所述的芯片电路，其特征在于，所述输入级子模块的数量为两个，所述输出级子模块的数量为一个，所述输出级子模块和其中一个所述输入级子模块为相同所述子模块；
4.根据权利要求1所述的芯片电路，其特征在于，所述输入级流水线模块包括M个第一寄存器及第一多路选择器，各所述第一寄存器级联于所述顶层输入引脚形成(M+1)个连接点，分别连接至所述第一多路选择器的(M+1)个选择端，所述第一多路选择器的控制端接收输入选控信号，输出端连接至所述输入级子模块的相应输入端口，其中，M为大于1的整数。
5.根据权利要求1-4任意一项所述的芯片电路，其特征在于，所述芯片电路还包括至少两个输出级流水线模块，其中，所述输出级子模块的各输出端口经过不同所述输出级流水线模块连接至所述芯片电路的不同顶层输
6.根据权利要求5所述的芯片电路，其特征在于，所述输出级流水线模块包括N个第二寄存器及第二多路选择器，各所述第二寄存器级联于所述输出级子模块的相应输出端口形成(N+1)个连接点，分别连接至所述第二多路选择器的(N+1)个选择端，所述第二多路选择器的控制端接收输出选控信号，输出端连接至相应所述顶层输出引脚，其中，N为大于1的整数。
7.根据权利要求1所述的芯片电路，其特征在于，各所述子模块通过第三寄存器实现馈通连接。
8.一种如权利要求1-7任意一项所述芯片电路的测试方法，其特征在于，所述测试方法包括：
9.根据权利要求8所述的芯片电路的测试方法，其特征在于，所述测试方法还包括：
10.根据权利要求8所述的芯片电路的测试方法，其特征在于，在所述输入级子模块的数量为两个时，各所述子模块根据各自所述输入级流水线模块中所述第一寄存器的配置数量来进行输入选择。
...【技术特征摘要】
1.一种芯片电路，其特征在于，所述芯片电路包括至少两个子模块及至少两个输入级流水线模块；
2.根据权利要求1所述的芯片电路，其特征在于，所述输入级子模块的数量为一个，所述输出级子模块的数量为一个，所述输入级子模块和所述输出级子模块为相同或不同所述子模块；
3.根据权利要求1所述的芯片电路，其特征在于，所述输入级子模块的数量为两个，所述输出级子模块的数量为一个，所述输出级子模块和其中一个所述输入级子模块为相同所述子模块；
4.根据权利要求1所述的芯片电路，其特征在于，所述输入级流水线模块包括m个第一寄存器及第一多路选择器，各所述第一寄存器级联于所述顶层输入引脚形成(m+1)个连接点，分别连接至所述第一多路选择器的(m+1)个选择端，所述第一多路选择器的控制端接收输入选控信号，输出端连接至所述输入级子模块的相应输入端口，其中，m为大于1的整数。
5.根据权利要求1-4任意一项所述的芯片电路，其特征在于，所述芯片电路还包括至少两个输出级流水线模块，其中，所述输出级子模块的各输出端口经过不同所述输出...
【专利技术属性】
技术研发人员：徐嘉俊，李玲玲，徐柳明，刘洋，
申请(专利权)人：上海合芯数字科技有限公司，
类型：发明
国别省市：
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