【技术实现步骤摘要】
本专利技术属于i2c总线，应用于多路通信扩展过程中，具体为一种高速i2c总线的多路低速i2c扩展方法及装置。
技术介绍
1、i2c（inter-integrated circuit）总线是一种串行、半双工总线，主要用于近距离、低速的芯片间通信过程。i2c总线包括两根双向的信号线：一根为数据线sda（serialdata），用于收发数据；一根为时钟线scl（serial clock），用于通信双方的时钟同步。i2c总线的硬件结构简单、成本较低、功能可靠，因此在各个领域得到了广泛的应用。
2、如今，i2c总线中，面向8位串行通信的双向数据传输速率在不断提高，因此逐渐表露出了现有技术的一些局限。传统的i2c总线结构存在着速度较慢、通信距离有限、设备数量受限的缺陷，限制其在高速数据传输和多设备访问方面的应用。以最常见的数据中心或电路系统为例，由于连接主机的1路i2c总线上挂接的从机数量有限，一般为4个从机，所以需要通过i2c扩展器，将1路i2c总线扩展为多路，例如扩展为4路或8路，来满足需求。
3、但是，在通过原有的i2c总线访问扩展之后的i2c时，在任意时刻，仅能访问后端的1路扩展总线，其他路的扩展总线是无法同时访问的；这一限制条件使得主机访问多个从机的效率变得低下。此外，在i2c总线硬件结构中使用的i2c缓存器，其输入与输出都是以相同的工作速率进行操作过程，这也将导致访问效率低下的情况出现。
4、在i2c总线技术中，针对多路通信扩展过程，传统的分时复用方式中，输入与输出串行进行，每个数据包的传输需
技术实现思路
1、本专利技术的目的是为了改善
技术介绍
中传统i2c总线在访问效率上的缺陷，因此提出了一种新的将高速i2c总线扩展为多路低速i2c的方法及对应装置。本专利技术通过i2c控制器的灵活配置和时序控制，顺利实现了i2c总线新的分时复用过程，从而提高了信号传输速率和通信效率；在需要满足从机挂接数而面对多路i2c扩展的场景时，本专利技术顺利提升了访问效率。
2、本专利技术采用了以下技术方案来实现目的：
3、一种高速i2c总线的多路低速i2c扩展方法，所述方法包括如下步骤：
4、s1、将高速i2c总线和多路低速i2c总线接入i2c控制器，初始化i2c控制器并设置基础参数；随后，主机通过高速i2c总线发送通信信号；
5、s2、i2c控制器接收高速i2c总线中的通信信号，并将通信信号缓存于i2c控制器内部；
6、s3、i2c控制器将缓存的通信信号分时复用至多路低速i2c总线上的对应从机中；
7、s4、对应从机响应后，通过低速i2c总线发送响应信号；
8、s5、i2c控制器接收低速i2c总线中的响应信号，并将响应信号缓存于i2c控制器内部；
9、s6、i2c控制器将缓存的响应信号复用回高速i2c总线，完成主机与多个从机的并行通信过程。
10、其中，主机发送的通信信号包括第一数据信号和第一时钟信号；从机发送的响应信号包括第二数据信号和第二时钟信号，第二数据信号中包括对应从机的地址数据。
11、进一步的，通过i2c控制器内部集成的分时复用单元，完成步骤s3中的通信信号分时复用过程和步骤s6中的响应信号复用过程；分时复用单元对经过自身的信号进行传输与切换操作。
12、进一步的，通过i2c控制器内部集成的数据处理单元，完成步骤s2中的通信信号缓存过程和步骤s5中的响应信号缓存过程；数据处理单元包括数据缓存组件和数据读取组件。此外，通过应用fifo存储器的方式，搭建数据缓存组件。
13、本专利技术同时提供一种高速i2c总线的多路低速i2c扩展装置，包括主机、多个从机、高速i2c总线、多路低速i2c总线和i2c控制器；i2c控制器通过高速i2c总线与主机相连接，还通过多路低速i2c总线与多个从机相连接；每1个从机与对应的1路低速i2c总线匹配相连；i2c控制器内部集成有分时复用单元和数据处理单元；
14、所述分时复用单元，用于将主机通过高速i2c总线发送的通信信号分时复用至多路低速i2c总线上的对应从机中；还用于将对应从机通过低速i2c总线发送的响应信号复用回高速i2c总线上的从机中；
15、所述数据处理单元包括数据缓存组件和数据读取组件；数据缓存组件为fifo存储器，用于在i2c控制器接收通信信号或响应信号时，对相应信号进行缓存，并按照特定发送速率将缓存的信号进行发送；
16、i2c控制器在分时复用单元与数据处理单元的共同作用下，完成主机与多个从机的并行通信过程。
17、综上所述，由于采用了本技术方案，本专利技术的有益效果如下：
18、在本专利技术的i2c控制器中，分时复用单元通过时序控制和数据切换，实现了高效的数据传输和通信过程，提高了应用系统的传输效率和可靠性。高速i2c总线的数据被fifo缓存，由扩展的低速i2c总线读取，实现了高速i2c总线至低速i2c总线的跨速度域读写功能。
19、本专利技术通过直接在i2c控制器上实现分时复用功能的这一理念，减少了应用系统的硬件成本和复杂度，从而提高了应用系统的稳定性。
20、本专利技术通过i2c控制器内部的数据处理单元，实现了对高速i2c总线数据的灵活处理与转发，能适应多路低速i2c总线的通信需求。
21、在本专利技术方法所对应的硬件结构中，可采用标准的i2c总线接口，能确保与现有设备的兼容性，同时具有较强的扩展性，可适应不同规模及复杂度的应用场景。
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1.一种高速I2C总线的多路低速I2C扩展方法，其特征在于，所述方法包括如下步骤：
2.根据权利要求1所述的一种高速I2C总线的多路低速I2C扩展方法，其特征在于：步骤S1中，将高速I2C总线与主机相连，将每1路低速I2C总线与对应的1个从机相连；随后，当I2C控制器的初始化与设置完成后，主机发送的通信信号包括第一数据信号和第一时钟信号。
3.根据权利要求2所述的一种高速I2C总线的多路低速I2C扩展方法，其特征在于：步骤S4中，当对应从机响应分时复用的第一数据信号与第一时钟信号后，所发送的响应信号包括第二数据信号和第二时钟信号；第二数据信号中包括对应从机的地址数据。
4.根据权利要求1所述的一种高速I2C总线的多路低速I2C扩展方法，其特征在于：步骤S1中，I2C控制器的初始化与基础参数设置方式如下：
5.根据权利要求4所述的一种高速I2C总线的多路低速I2C扩展方法，其特征在于：步骤S12中，依据并行通信过程的需求，启用或禁用I2C时钟频率寄存器的分频或倍频参数；步骤S13中，I2C控制器的工作模式包括主模式、从模式和多主模式；
6.根据权利要求1所述的一种高速I2C总线的多路低速I2C扩展方法，其特征在于：通过I2C控制器内部集成的分时复用单元，完成步骤S3中的通信信号分时复用过程和步骤S6中的响应信号复用过程；分时复用单元对经过自身的信号进行传输与切换操作，具体如下：
7.根据权利要求6所述的一种高速I2C总线的多路低速I2C扩展方法，其特征在于：通过分时复用单元的错误处理组件，对I2C控制器工作过程的异常情况进行错误检测、纠错及处理；当出现数据冲突与传输错误时，通过数据纠错与重新传输的方式，解决异常情况。
8.根据权利要求1所述的一种高速I2C总线的多路低速I2C扩展方法，其特征在于：通过I2C控制器内部集成的数据处理单元，完成步骤S2中的通信信号缓存过程和步骤S5中的响应信号缓存过程；数据处理单元包括数据缓存组件和数据读取组件。
9.根据权利要求8所述的一种高速I2C总线的多路低速I2C扩展方法，其特征在于：通过应用FIFO存储器的方式，搭建数据缓存组件；在数据缓存组件的辅助下，数据处理单元对来自高速I2C总线通信信号的缓存处理过程，具体如下：
10.一种高速I2C总线的多路低速I2C扩展装置，其特征在于：包括主机、多个从机、高速I2C总线、多路低速I2C总线和I2C控制器；I2C控制器通过高速I2C总线与主机相连接，还通过多路低速I2C总线与多个从机相连接；每1个从机与对应的1路低速I2C总线匹配相连；I2C控制器内部集成有分时复用单元和数据处理单元；
...【技术特征摘要】
1.一种高速i2c总线的多路低速i2c扩展方法，其特征在于，所述方法包括如下步骤：
2.根据权利要求1所述的一种高速i2c总线的多路低速i2c扩展方法，其特征在于：步骤s1中，将高速i2c总线与主机相连，将每1路低速i2c总线与对应的1个从机相连；随后，当i2c控制器的初始化与设置完成后，主机发送的通信信号包括第一数据信号和第一时钟信号。
3.根据权利要求2所述的一种高速i2c总线的多路低速i2c扩展方法，其特征在于：步骤s4中，当对应从机响应分时复用的第一数据信号与第一时钟信号后，所发送的响应信号包括第二数据信号和第二时钟信号；第二数据信号中包括对应从机的地址数据。
4.根据权利要求1所述的一种高速i2c总线的多路低速i2c扩展方法，其特征在于：步骤s1中，i2c控制器的初始化与基础参数设置方式如下：
5.根据权利要求4所述的一种高速i2c总线的多路低速i2c扩展方法，其特征在于：步骤s12中，依据并行通信过程的需求，启用或禁用i2c时钟频率寄存器的分频或倍频参数；步骤s13中，i2c控制器的工作模式包括主模式、从模式和多主模式；配置的额外i2c参数包括地址格式、数据位宽和传输模式。
6.根据权利要求1所述的一种高速i2c总线的多路低速i2c扩展方法，其特征在于：通过i2c控制器内部集成的分时复用单元，完...
【专利技术属性】
技术研发人员：李龙杰，李永茂，范世容，赵玉成，
申请(专利权)人：珠海电科星拓科技有限公司，
类型：发明
国别省市：
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