一种基于SOI工艺的短沟道平面CMOS集成电路结构制造技术

本发明专利技术公开了一种基于SOI工艺的短沟道平面CMOS集成电路结构，涉及微电子技术和集成电路(IC)领域。本发明专利技术提出的一种基于SOI工艺的短沟道平面CMOS集成电路结构，该发明专利技术能够使得硅平面工艺的特征尺寸减小到12nm以下，提高IC集成度，节约芯片面积。这项发明专利技术能够极大减小沟道长度，结合目前国内已经成熟的硅平面工艺制程，使用平面工艺也可以做到沟道长度12nm以下，提高芯片集成度。

【技术实现步骤摘要】

本专利技术涉及微电子技术和集成电路领域。

技术介绍

1、集成电路技术快速发展，从摩尔定律[1]提出开始，集成电路的发展一直遵循按比例缩小原则[2]。随着器件尺寸的日益减小，等比例缩小原则开始面临严峻的挑战。因此，许多科研工作者开始考虑从其他角度改进集成电路，从而延续摩尔定律。

2、finfet，即鳍式场效应晶体管，该项技术由加州大学伯克利分校的胡正明教授于2000年正式发表论文提出[3]。finfet的主沟道区域是一个被栅极包裹的鳍状半导体，与传统的平面cmos相比，finfet的半环栅鳍形结构增加了栅极对沟道的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟效应。tsmc于2018年开始，正式量产7nm工艺节点的芯片，最近几年开发出5nm、3nm工艺。

3、而当节点进一步微缩，5nm之后的3nm、2nm、1nm，新的问题又会出现，甚至原来拯救摩尔定律的3d finfet晶体管都将无法应对极限微观世界的要求。用纳米薄片代替鳍片，成功进一步减轻了更小尺寸带来的短沟道效应。由此，一种全新的结构问世——gaa(gate-all-aro本文档来自技高网...

【技术保护点】

1.一种基于SOI工艺的短沟道平面CMOS集成电路结构，其特征在于，在该结构最下方为一个硅单晶半导体区域101，在该硅单晶半导体区域101上部为SiO2层102；在该SiO2层102上方是该结构所制作的CMOS晶体管；其中，NMOS与PMOS的两侧区域103为硅单晶半导体或绝缘物质；中间为NMOS管的硅单晶半导体P型沟道区108与PMOS管的硅单晶半导体N型沟道区116；在P型沟道区108的两侧为硅单晶半导体N-漂移区106和107；在N型沟道区116的两侧为硅单晶半导体P-漂移区114和115；硅单晶半导体N+源区104和N+漏区105，分布在N-漂移区106和107的外侧；硅单晶半导...

【技术特征摘要】

1.一种基于soi工艺的短沟道平面cmos集成电路结构，其特征在于，在该结构最下方为一个硅单晶半导体区域101，在该硅单晶半导体区域101上部为sio2层102；在该sio2层102上方是该结构所制作的cmos晶体管；其中，nmos与pmos的两侧区域103为硅单晶半导体或绝缘物质；中间为nmos管的硅单晶半导体p型沟道区108与pmos管的硅单晶半导体n型沟道区116；在p型沟道区108的两侧为硅单晶半导体n-漂移区106和107；在n型沟道区116的两侧为硅单晶半导体p-漂移区114和115；硅单晶半导体n+源区104和n+漏区105，分布在n-漂移区106和107的外侧；硅单晶半导体p+源区112和p+漏区113，分布在p-漂移区114和115的外侧；在沟道108的上方为栅极氧化层109；在沟道116的上方为栅极氧化层117；在栅极氧化层109的上方是多晶硅电极110；在栅极氧化层117的上方是多晶硅电极118；在103之间的是nmos与pmos的sio2隔离层111。

2.如权利要求1所述的一种基于soi工艺的短沟道平面cmos集成电路结构，其特征在于，nmos的p型沟道半导体区108的长度范围是2nm～100nm，pmos的n型沟道半导体区116的长度范围是2nm～100nm。

3.如权利要求1所述的一种基于soi工艺的短沟道平面cmos集成电路结构，其特征在于，nmos的n+源区104和n+漏区105的长度范围是2nm～1000nm，pmos的p+源区112和p+漏区113的长度范围是2nm～1000nm。

4.如权利要求1所述的一种基于soi工艺的短沟道平面cmos集成电路结构，其特征在...

【专利技术属性】
技术研发人员：廖永波，彭鹏，林嘉诚，徐丰和，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：