【技术实现步骤摘要】
本专利技术涉及微电子技术和集成电路领域。
技术介绍
1、集成电路技术快速发展，从摩尔定律[1]提出开始，集成电路的发展一直遵循按比例缩小原则[2]。随着器件尺寸的日益减小，等比例缩小原则开始面临严峻的挑战。因此，许多科研工作者开始考虑从其他角度改进集成电路，从而延续摩尔定律。
2、finfet，即鳍式场效应晶体管，该项技术由加州大学伯克利分校的胡正明教授于2000年正式发表论文提出[3]。finfet的主沟道区域是一个被栅极包裹的鳍状半导体，与传统的平面cmos相比，finfet的半环栅鳍形结构增加了栅极对沟道的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟效应。tsmc于2018年开始，正式量产7nm工艺节点的芯片，最近几年开发出5nm、3nm工艺。
3、而当节点进一步微缩，5nm之后的3nm、2nm、1nm，新的问题又会出现，甚至原来拯救摩尔定律的3d finfet晶体管都将无法应对极限微观世界的要求。用纳米薄片代替鳍片，成功进一步减轻了更小尺寸带来的短沟道效应。由此，一种全新的结构问世——gaa(gate-all-around fet)。在后续的工艺节点下，沟道长度lch也很难按比例缩小，直至2028年，lch缩小到9.6nm，此后，lch将不再能缩小
4、本专利技术提出的一种基于soi工艺的短沟道平面cmos集成电路结构，该专利技术能够使得硅平面工艺的特征尺寸减小到12nm以下，对于器件的特征尺寸有很好的包容范围。该专利技术能够提高ic集成度，节约芯片面积。这项专利技术能够极大减
5、参考文献
6、[1].moore,gordon e."cramming more components onto integratedcircuits".electronics.retrieved 2016-07-01.
7、[2].thompson s,packan p,bohr m.mos scaling:transistor challenges forthe 21st century.intel technology journal,1998；pp 1-18.
8、[3].chenming hu,lee w c,kedzierski j,et al.finfet-a self-aligneddouble-gate mosfet scalable to 20nm[j].ieee transactions on electron devices,2000,47(12):2320-2325.
9、[4].j.p.colinge,m.h.gao,a.romano,h.maes,c.claeys.silicon-on-insulator“gate-all-around”mos device[c].1990ieee sos/soi technology conference.
10、proceedings.key west,fl,usa:ieee,1990:137-138..
技术实现思路
1、本专利技术技术方案1为一种基于soi工艺的短沟道平面cmos集成电路结构，如图1所示，其特征在于，在该结构最下方为一个硅单晶半导体区域101，在该硅单晶半导体区域101上部为sio2层102；在该sio2层102上方是该结构所制作的cmos晶体管；其中，nmos与pmos的两侧区域103为硅单晶半导体或绝缘物质；中间为nmos管的硅单晶半导体p型沟道区108与pmos管的硅单晶半导体n型沟道区116；在p型沟道区108的两侧为硅单晶半导体n-漂移区106和107；在n型沟道区116的两侧为硅单晶半导体p-漂移区114和115；硅单晶半导体n+源区104和n+漏区105，分布在n-漂移区106和107的外侧；硅单晶半导体p+源区112和p+漏区113，分布在p-漂移区114和115的外侧；在沟道108的上方为栅极氧化层109；在沟道116的上方为栅极氧化层117；在栅极氧化层109的上方是多晶硅电极110；在栅极氧化层117的上方是多晶硅电极118；在103之间的是nmos与pmos的sio2隔离层111；此隔离层111也可用pn结代替，如图10所示。
2、进一步的，所述的一种基于soi工艺的短沟道平面cmos集成电路结构的nmos的p型沟道半导体区108的长度范围是2nm～100nm，pmos的n型沟道半导体区116的长度范围是2nm～100nm。
3、进一步的，所述的一种基于soi工艺的短沟道平面cmos集成电路结构，其特征在于，nmos的n+源区104和n+漏区105的长度范围是2nm～1000nm，pmos的p+源区112和p+漏区113的长度范围是2nm～1000nm。
4、进一步的，所述的一种基于soi工艺的短沟道平面cmos集成电路结构，其特征在于，nmos的n-漂移区106和107的长度范围是2nm～1000nm，pmos的p-漂移区114和115的长度范围是2nm～1000nm。
5、进一步的，所述的一种基于soi工艺的短沟道平面cmos集成电路结构，其特征在于，区域103、区域104、区域105、区域106、区域107、区域108、区域112、区域113、区域114、区域115和区域116的厚度范围是2nm～2000nm。
6、进一步的，所述的一种基于soi工艺的短沟道平面cmos集成电路结构，其特征在于，soi区域102的厚度范围是100nm～10um。
7、进一步的，所述的一种基于soi工艺的短沟道平面cmos集成电路结构，其特征在于，nmos的p型沟道半导体区108的掺杂浓度比n-漂移区域106和107高1个数量级以上，pmos的n型沟道半导体区116的掺杂浓度比p-漂移区域114和115高1个数量级以上。
8、进一步的，所述的一种基于soi工艺的短沟道平面cmos集成电路结构，其特征在于，nmos的n+型源区104和n+型漏区105的掺杂浓度比p型沟道半导体区108高1个数量级以上，pmos的p+型源区112和p+型漏区113的掺杂浓度比n型沟道半导体区116高1个数量级以上。
9、进一步的，所述的一种基于soi工艺的短沟道平面cmos集成电路结构，其特征在于，所有层掺杂浓度范围为1e14cm-3-1e22 cm-3。
10、本专利技术提出的一种基于soi工艺的短沟道平面cmos集成电路结构，该专利技术能够使得硅平面工艺的特征尺寸减小到12nm以下，本专利技术基于soi工艺，在源区和漏区增加漂移区，抑制短沟道效应，进而可以提高ic集成度，节约芯片面积。这项专利技术能够极大减小沟道长度，结合目前国内已经成熟的硅平面工艺制程，使用平面工艺也可以做到沟道长度12nm以下，提高芯片集成度。
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1.一种基于SOI工艺的短沟道平面CMOS集成电路结构，其特征在于，在该结构最下方为一个硅单晶半导体区域101，在该硅单晶半导体区域101上部为SiO2层102；在该SiO2层102上方是该结构所制作的CMOS晶体管；其中，NMOS与PMOS的两侧区域103为硅单晶半导体或绝缘物质；中间为NMOS管的硅单晶半导体P型沟道区108与PMOS管的硅单晶半导体N型沟道区116；在P型沟道区108的两侧为硅单晶半导体N-漂移区106和107；在N型沟道区116的两侧为硅单晶半导体P-漂移区114和115；硅单晶半导体N+源区104和N+漏区105，分布在N-漂移区106和107的外侧；硅单晶半导体P+源区112和P+漏区113，分布在P-漂移区114和115的外侧；在沟道108的上方为栅极氧化层109；在沟道116的上方为栅极氧化层117；在栅极氧化层109的上方是多晶硅电极110；在栅极氧化层117的上方是多晶硅电极118；在103之间的是NMOS与PMOS的SiO2隔离层111。
2.如权利要求1所述的一种基于SOI工艺的短沟道平面CMOS集成电路结构，其特征在于，NMO
3.如权利要求1所述的一种基于SOI工艺的短沟道平面CMOS集成电路结构，其特征在于，NMOS的N+源区104和N+漏区105的长度范围是2nm～1000nm，PMOS的P+源区112和P+漏区113的长度范围是2nm～1000nm。
4.如权利要求1所述的一种基于SOI工艺的短沟道平面CMOS集成电路结构，其特征在于，NMOS的N-漂移区106和107的长度范围是2nm～1000nm，PMOS的P-漂移区114和115的长度范围是2nm～1000nm。
5.如权利要求1所述的一种基于SOI工艺的短沟道平面CMOS集成电路结构，其特征在于，区域103、区域104、区域105、区域106、区域107、区域108、区域111、区域112、区域113、区域114、区域115和区域116的厚度范围是2nm～2000nm。
6.如权利要求1所述的一种基于SOI工艺的短沟道平面CMOS集成电路结构，其特征在于，SOI区域102的厚度范围是100nm～10um。
7.如权利要求1所述的一种基于SOI工艺的短沟道平面CMOS集成电路结构，其特征在于，隔离层111可以使用SiO2，也可使用PN结进行隔离。
8.如权利要求1-7所述的一种基于SOI工艺的短沟道平面CMOS集成电路结构，其特征在于，NMOS的P型沟道半导体区108的掺杂浓度比N-漂移区域106和107高1个数量级以上，PMOS的N型沟道半导体区116的掺杂浓度比P-漂移区域114和115高1个数量级以上。
9.如权利要求1-7所述的一种基于SOI工艺的短沟道平面CMOS集成电路结构，其特征在于，NMOS的N+型源区104和N+型漏区105的掺杂浓度比P型沟道半导体区108高1个数量级以上，PMOS的P+型源区112和P+型漏区113的掺杂浓度比N型沟道半导体区116高1个数量级以上。
10.如权利要求1-9所述的一种基于SOI工艺的短沟道平面CMOS集成电路结构，其特征在于，所有层掺杂浓度范围为1e14cm-3-1e22 cm-3。
...【技术特征摘要】
1.一种基于soi工艺的短沟道平面cmos集成电路结构，其特征在于，在该结构最下方为一个硅单晶半导体区域101，在该硅单晶半导体区域101上部为sio2层102；在该sio2层102上方是该结构所制作的cmos晶体管；其中，nmos与pmos的两侧区域103为硅单晶半导体或绝缘物质；中间为nmos管的硅单晶半导体p型沟道区108与pmos管的硅单晶半导体n型沟道区116；在p型沟道区108的两侧为硅单晶半导体n-漂移区106和107；在n型沟道区116的两侧为硅单晶半导体p-漂移区114和115；硅单晶半导体n+源区104和n+漏区105，分布在n-漂移区106和107的外侧；硅单晶半导体p+源区112和p+漏区113，分布在p-漂移区114和115的外侧；在沟道108的上方为栅极氧化层109；在沟道116的上方为栅极氧化层117；在栅极氧化层109的上方是多晶硅电极110；在栅极氧化层117的上方是多晶硅电极118；在103之间的是nmos与pmos的sio2隔离层111。
2.如权利要求1所述的一种基于soi工艺的短沟道平面cmos集成电路结构，其特征在于，nmos的p型沟道半导体区108的长度范围是2nm～100nm，pmos的n型沟道半导体区116的长度范围是2nm～100nm。
3.如权利要求1所述的一种基于soi工艺的短沟道平面cmos集成电路结构，其特征在于，nmos的n+源区104和n+漏区105的长度范围是2nm～1000nm，pmos的p+源区112和p+漏区113的长度范围是2nm～1000nm。
4.如权利要求1所述的一种基于soi工艺的短沟道平面cmos集成电路结构，其特征在...
【专利技术属性】
技术研发人员：廖永波，彭鹏，林嘉诚，徐丰和，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：
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