【技术实现步骤摘要】
技术介绍
1、物理层设备(phy)可以包括多个串行器/解串器(serdes)通道。每个serdes通道可以包括串行器块和解串器块。串行器块通常将数据从并行格式转换为串行格式。解串器块通常将数据从串行格式转换为并行格式。
技术实现思路
1、根据示例实施例，一种用于串行数据应用的芯片上的电路可以包括公共锁相环(pll)。公共pll可以被配置为接收片外参考时钟信号并且产生片上参考时钟信号，该片外参考时钟信号在芯片外部被生成。片上参考时钟信号可以相对于片外参考时钟信号在频率上较高。该电路可以包括多个串行器/解串器(serdes)通道，每个serdes通道包括相应的传输器、接收器、和分数-n(frac-n)pll。片上参考时钟信号可以被分配给每个相应的frac-npll以用于生成具有相应频率的相应输出时钟信号。每个serdes通道的相应的传输器和接收器可以被配置为以相应的传输和接收数据速率操作。该相应的传输和接收数据速率可以基于相应频率并且可以独立于多个serdes通道中的其他serdes通道的数
【技术保护点】
1.一种方法，包括：
2.根据权利要求1所述的方法，其中所述整数PLL是芯片上的公共PLL，并且其中所述方法还包括：
3.根据权利要求2所述的方法，还包括将所述片上参考时钟信号分配给包括在所述SerDes通道中的所述frac-N PLL，所述SerDes通道还包括传输器和接收器。
4.根据权利要求3所述的方法，其中所述SerDes通道是所述芯片上的多个SerDes通道之中的给定SerDes通道，并且其中所述方法还包括基于所分配的所述片上参考时钟信号从所述frac-N PLL生成具有相应频率的输出时钟信号。
5.根据权利要...
【技术特征摘要】
1.一种方法，包括：
2.根据权利要求1所述的方法，其中所述整数pll是芯片上的公共pll，并且其中所述方法还包括：
3.根据权利要求2所述的方法，还包括将所述片上参考时钟信号分配给包括在所述serdes通道中的所述frac-n pll，所述serdes通道还包括传输器和接收器。
4.根据权利要求3所述的方法，其中所述serdes通道是所述芯片上的多个serdes通道之中的给定serdes通道，并且其中所述方法还包括基于所分配的所述片上参考时钟信号从所述frac-n pll生成具有相应频率的输出时钟信号。
5.根据权利要求4所述的方法，还包括以相应的传输数据速率和接收数据速率来操作所述给定serdes通道的所述传输器和所述接收器，所述相应的传输数据速率和接收数据速率基于所述相应频率并且独立于所述多个serdes通道中的其它serdes通道的数据速率。
6.根据权利要求2所述的方法，还包括在100mhz到156mhz的低频范围中操作所述片外参考时钟信号，并且在400mhz到600mhz的较高频率范围中操作所述片上参考时钟信号。
7.根据权利要求2所述的方法，还包括通过增加所述调制噪声的频率以使得所述frac-n pll能够对所述调制噪声滤波，来抑制由所述serdes通道的所述frac-n pll生成的调制噪声。
8.根据权利要求1所述的方法，其中所述frac-n pll还包括∑-δ调制器，并且其中所述调制包括采用所述∑-δ调制器来随机地调制所述分频器的分频值。
9.根据权利要求1所述的方法，其中所述部分是初始部分，其中所述frac-n pll还包括带外寄生极点，并且其中所述方法还包括采用所述带外寄生极点来抑制所述量化噪声的剩余部分。
10.根据权利要求9所述的方法，所述剩余部分处于相对于所述初始部分的偏移频率更高的偏移频率。
11.根据权利要求9所述的方法，其中所述整数pll和所述serdes通道在芯片上，其中所述抑制包括将所述初始部分和所述剩余部分抑制在由所述芯片上的固有相位检测器和压控振荡器(vco)噪声源生成的噪声的噪声电平以下。
12.根据权利要求1所述的方法，其中所述frac-n pll还包括带外寄生极点，并且其中所述方法还包括将所述带外寄生极点配置为足够高以不影响所述frac-n pll的闭环行为。
13.根据权利要求1所述的方法，其中所述整数pll是第一整数pll，其中所述frac-npll还包括带外寄生极点，并且其中所述方法还包括结合所述倍增因子采用所述带外寄生极点，以使得所述frac-n pll的抖动和相位噪声性能能够与使用与所述frac-n pll相同的整数分频值的第二整数pll的抖动和相位噪声性能相当。
14.根据权利要求1所述的方法，其中所述frac-n pll还包括∑-δ调制器，并且其中所述方法还包括将所述frac-n pll配置为具有比所述∑-δ调制器的阶数低的阶数。
15.根据权利要求14所述的方法，所述frac-n pll的阶数是2，而所述∑-δ调制器的阶数是3。
16.根据权利要求1所述的方法，所述frac-n pll还包括扩频时钟(ssc)模式生成器，并且其中所述方法还包括采用所述ssc模式生成器ssc模式生成器来直接调制所述frac-npll。
17.根据权利要求1所述的方法，所述整数pll和所述serdes通道在芯片上，其中所述芯片是物理层设备(phy)，并且其中所述方法还包括将所述serdes通道配置成采用相应的发送数据速率和接收数据速率来与媒体访问控制器(mac)通信，以及将所述发送数据速率和所述接收数据速率配置成独立于所述phy的其它serdes通道用于与其它mac通信而采用的数据速率。
18.一种电路，包括：
19.一种装置，包括：
20.一种用于串行数据应用的芯片上的电路，所述电路包括：
21.根据权利要求20所述的电路，所述整数pll被配置为从片外产生片上参考时钟信号，并且其中所述片上参考时钟信号被分配给所述frac-n pll且在频率上相对于所述片外参考时钟信号更高。
22.根据权利要求20所述的电路，其中所述倍增因子被配置为影响所述量化噪声的频率，以使得所述frac-n pll能够对所述量化噪声的至少一部分进行滤波。
23.根据权利要求20所述的电路，其中所述倍增因子被配置为影响所述量化噪声的频率，以使得所述frac-n pll能够对所述量化噪声的至少一部分进行滤波。
24.根据权利要求23所述的电路，所述带外寄生极点被配置为抑制所述量化噪声的剩余部分，所述剩余部分处于相对于所述初始部分的偏移频率更高的偏移频率，所述初始部分和所述剩余部分被抑制在从所述芯片上的本征相位检测器和压控振荡器(vco)噪声源生成的噪声的噪声电平以下。
25.根据权利要求20所述的电路，所述frac-n pll包括分频器和∑-δ调制器，所述∑-δ调制器被配置为随机地调制所述分频器的分频值，其中所述frac-n pll具有比所述∑-δ调制器的阶数低的阶数，并且其中所述frac-n pll的阶数是2而所述∑-δ调制器的阶数是3。
26.根据权利要求20所述的电路，其中所述整数pll是第一整数pll，其中所述带外寄生极点被配置得足够高以不影响所述frac-n pll的闭环行为，并且其中所述带外寄生极点与所述倍增因子的配置的组合使得所述frac-n pll的抖动和相位噪声性能能够与采用与所述frac-npll相同的整数分频值的第二整数pll的抖动和相位噪声性能相当。
27.根据权利要求20所述的电路，其中所述frac-n pll还包括扩频时钟(ssc)模式生成器，所述ssc模式生成器被配置为根据ssc分布直接调制所述frac-n pll。
28.权利要求20所述的电路，其中：
29.一种用于串行数据应用的芯片上的电路，所述电路包括：
30.根据权利要求29所述的电路，所述整数pll被配置为从片外产生片上参考时钟信号，并且其中所述片上参考时钟信号被分配给所述frac-n pll且在频率上相对于所述片外参考时钟信号更高。
31.根据权利要求29所述的电路，其中所述倍增因子被配置为影响所述量化噪声的频率，以使得所述frac-n pll能够对所述量化噪声的至少一部分进行滤波。
32.根据权利要求29所述的电路，与带外寄生极点结合的倍增因子还被配置为抑制通过调制frac-n pll引入的量化噪声，其中frac-n pll还包括具有整数分频值的分频器，其中倍增因子被配置为抑制量化噪声的初始部分，以及其中调制frac-n pll包括调制分频器的整数分频值。
33.根据权利要求32所述的电路，所述带外寄生极点被配置为抑制所述量化噪声的剩余部分，所述剩余部分处于相对于所述初始部分的偏移频率更高的偏移频率，所述初始部分和所述剩余部分被抑制在从所述芯片上的本征相位检测器和压控振荡器(vco)噪声源生成的噪声的噪声电平以下。
34.根据权利要求29所述的电路，所述frac-n pll包括具有整数分频值的分频器和∑-δ调制器，所述∑-δ调制器被配置为随机地调制所述分频器的整数分频值，其中所述frac-n pll具有比所述∑-δ调制器的阶数低的阶数，并且其中所述frac-n pll的阶数是2而所述∑-δ调制器的阶数是3。
35.根据权利要求29所述的电路，其中所述带外寄生极点被配置得足够高以不影响所述frac-n pll的闭环行为。
36.根据权利要求29所述的电路，其中所述frac-n pll还包括扩频时钟(ssc)模式生成器，其被配置为根据ssc分布直接调制所述frac-npll。
37.权利要求29所述的电路，其中：
38.一种用于串行数据应用的芯片上的电路，所述电路包括：
39.一种用于串行数据应用的芯片上的电路，所述电路包括：
40.一种用于串行数据应用的芯片上的电路，所述电路包括：
41.根据权利要求40所述的电路，其中所述公共pll被配置为接收在所述芯片外部生成的片外参考时钟信号，并且其中所述片上参考时钟信号在频率上相对于所述片外参考时钟信号更高。
42.根据权利要求41所述的电路，其中所述片外参考时钟信号被配置为在100mhz到156mhz的低频范围中操作，且所述片上参考时钟信号被配置为在400mhz到600mhz的较高频率范围中操作。
43.根据权利要求40所述的电路，其中所述电路被配置为通过增加所述调制噪声的频率以使得所述frac-n pll能够对所述调制噪声滤波，来抑制由所述frac-n pll生成的调制噪声。
44.根据权利要求40所述的电路，其中所述frac-n pll还包括具有分频值的分频器，其中所述倍增因子被配置为抑制所述量化噪声的初始部分，并且其中调制所述frac-n pll包括调制所述分频器的分频值。
45.根据权利要求44所述的电路，所述带外寄生极点被配置为抑制所述量化噪声的剩余部分，所述剩余部分处于相对于所述初始部分的偏移频率更高的偏移频率，所述初始部分和所述剩余部分被抑制在从所述芯片上的本征相位检测器和压控振荡器(vco)噪声源生成的噪声的噪声电平以下。
46.根据权利要求40所述的电路，所述frac-n pll包括分频器和∑-δ调制器，所述∑-δ调制器被配置为随机地调制所述分频器的分频值。
47.根据权利要求46所述的电路，所述frac-n pll的阶数低于所述∑-δ调制器的阶数。
48.根据权利要求47所述的电路，所述frac-n pll的阶数是2，而所述∑-δ调制器的阶数是3。
49.根据权利要求40所述的电路，其中所述公共pll是第一整数pll，其中所述带外寄生极点被配置得足够高以不影响所述frac-n pll的闭环行为，并且其中所述带外寄生极点与所述倍增因子的配置的组合使得所述frac-n pll的抖动和相位噪声性能能够与采用与所述frac-npll相同的整数分频值的第二整数pll的抖动和相位噪声性能相当。
50.根据权利要求40所述的电路，所述frac-n pll还包括扩频时钟(ssc)模式被配置为根据ssc分布直接调制所述frac-n pll。
51.权利要求40所述的电路，其中：
52.一种用于串行数据应用的芯片上的电路，所述电路包括：
53.根据权利要求52所述的电路，其中所述公共pll被配置为接收在所述芯片外部生成的片外参考时钟信号，并且其中所述片上参考时钟信号在频率上相对于所述片外参考时钟信号更高。
54.根据权利要求53所述的电路，其中所述片外参考时钟信号被配置为在100mhz到156mhz的低频范围中操作，且所...
【专利技术属性】
技术研发人员：S·E·梅宁格，
申请(专利权)人：马维尔亚洲私人有限公司，
类型：发明
国别省市：
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