【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及半导体器件领域；更具体地，本专利技术涉及半导体器件和用于制造半导体器件的方法(即制造方法)。
技术介绍
1、通常，半导体器件是其功能基于半导体材料的电子特性的电子设备，这些材料包括硅(silicon，si)、锗(germanium，ge)、砷化镓等。半导体器件作为单个器件或集成电路(integrated circuit，ic)器件制造。一种众所周知的半导体器件被命名为金属氧化物半导体场效应晶体管(metal oxide semiconductor field-effect transistor，mosfet)，其包括漏极端子、源极端子和栅极端子。另一种具有部分改进性能的众所周知的半导体器件被命名为鳍式场效应晶体管(fin field-effect transistor，finfet)，它是多栅极器件。这种finfet器件包括两个或更多个栅极端子，它们位于由finfet器件的源极端子和漏极端子形成的沟道的两个或三个侧面上，因此，与已知的mosfet器件相比，finfet器件表现出更好的导电特性。
2、目前，提出了一种环绕栅极fet(gate all around fet，gaafet)器件作为finfet器件或基于finfet的互补金属氧化物半导体(complementary metal oxidesemiconductor，cmos)逻辑器件(例如，用于当前微处理器、存储器单元等)的替代品。传统gaafet器件是具有由源极端子和漏极端子形成的沟道的多栅极器件。传统gaafet器件在概念上与finfe
3、因此，根据上述讨论，需要克服与在同一晶圆(即基板)上制造具有多堆叠纳米片的传统gaafet器件的传统方法(即制造方法)相关的上述缺点。
技术实现思路
1、本专利技术寻求提供一种改进的半导体器件，其包括具有形成在基板上的一个或多个场效应晶体管(field-effect transistor，fet)的基板。本专利技术还寻求提供一种用于制造半导体器件的改进方法(即制造方法)，该半导体器件包括在其上形成的一个或多个场效应晶体管(field-effect transistor，fet)的基板。本专利技术提供了针对传统gaafet器件的现有问题的方案，所述问题即该器件在源极和漏极形成的沟道中的性能和应力方面的基本特性不佳。本专利技术的目的是提供一种至少部分克服现有技术中遇到的问题的方案，并提供一种半导体器件，其包括具有形成在其上的一个或多个场效应晶体管(field-effecttransistor，fet)的基板，以及制造包括具有形成在其上的一个或多个场效应晶体管(field-effect transistor，fet)的基板的半导体器件的改进方法(即制造方法)。
2、本专利技术的一个或多个目的是通过所附独立权利要求中提供的方案实现的。本专利技术的有利实现方式在从属权利要求中进一步定义。
3、在一个方面，本专利技术提供了一种半导体器件，其包括具有形成在其上的一个或多个场效应晶体管(field-effect transistor，fet)的基板，所述一个或多个fet的给定fet包括形成为垂直堆叠中的交替栅极和沟道的多个纳米层。给定fet的源极区和漏极区包围垂直堆叠，使得沟道用于根据施加到栅极的电压信号在源极区和漏极区之间提供导电路径。半导体器件还包括，给定fet的一个或多个源极区和漏极区外延形成在掺杂层(该层又外延形成在基板上)上，使得基板的晶体取向通过掺杂层传递到一个或多个源极区和漏极区。当给定fet工作时，掺杂层用于屏蔽垂直堆叠中的一个或多个栅极及其一个或多个相关沟道，使其无法用于源极区和漏极区之间的导电。
4、所公开的半导体器件包括形成在基板(或同一基板)上的多个纳米层(或纳米片)的堆叠，并且纳米层的堆叠数支持灵活调整。所公开的半导体器件表现出n/p比控制特性，即可以选择为n-fet或p-fet设置不同的堆叠数(例如3∶2、3∶1等)。此外，所公开的半导体器件表现出多个纳米层堆叠之间的电隔离特性，这有别于在传统半导体器件中使用的多个纳米层堆叠之间的物理隔离(会导致沟道应力出现损失，进而降低了传统半导体器件的性能)。此外，所公开的半导体器件可保持沟道应力(或源极区和漏极区之间的应力)，该沟道应力又进一步保持了性能(或性能功率权衡设计)。
5、在一种实现方式中，掺杂层具有与形成一个或多个fet的基板的区域的掺杂极性类型相同的掺杂极性类型。
6、掺杂极性类型与形成一个或多个fet的基板区域的掺杂极性类型相同的掺杂层的优点是可以保持基板的单晶结构，该单晶结构进一步提升了源极区和漏极区的外延质量。
7、在另一种实现方式中，掺杂层由以下一种或多种材料外延形成：sige、gesn、ge和gaas。
8、由sige、gesn、ge和gaas之一外延形成方掺杂层的优点是可以进一步提高源极区和漏极区的外延质量。
9、在另一种实现方式中，基板包括至少一个n型区和至少一个p型区，所述一个或多个fet的一部分作为p型fet制造在所述至少一个n型区上，并且所述一个或多个fet的另一部分作为n型fet制造在所述至少一个p型区上。
10、因此，所公开的半导体器件包括同一基板上的n型区和p型区，所述公开的半导体器件还包括p型fet和n型fet，并表现出可灵活调整多个纳米层的堆叠数的特性。
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1.一种半导体器件(100A、100B、100C)，包括具有形成在其上的一个或多个场效应晶体管(field-effect transistor，FET)的基板(102)，其特征在于，
2.根据权利要求1所述的半导体器件(100A、100B、100C)，其特征在于，所述掺杂层(118)具有与所述基板(102)的形成所述一个或多个FET的区域的掺杂极性类型相同的掺杂极性类型。
3.根据权利要求1所述的半导体器件(100A、100B、100C)，其特征在于，所述掺杂层(118)由以下材料中的至少一种外延形成：SiGe、GeSn、Ge和GaAs。
4.根据权利要求2或3所述的半导体器件(100A、100B、100C)，其特征在于，所述基板(102)包括至少一个n型区和至少一个p型区，所述一个或多个FET的一部分作为p型FET制造在所述至少一个n型区上，并且所述一个或多个FET的另一部分作为n型FET制造在所述至少一个p型区上。
5.根据权利要求1所述的半导体器件(100A、100B、100C)，其特征在于，所述垂直堆叠(112)中的多层中的
6.根据权利要求1所述的半导体器件(100A、100B、100C)，其特征在于，所述一个或多个FET被制造为环绕栅极(gate-all-around，GAA)结构。
7.根据权利要求1所述的半导体器件(100A、100B、100C)，其特征在于，所述一个或多个FET形成为FinFET细长结构设置，所述一个或多个FET的细长轴平行于所述基板(102)的平面，并且正交于从源极区114到漏极区116的导电方向。
8.根据权利要求1所述的半导体器件(100A、100B、100C)，其特征在于，所述掺杂层(118)用于将所述一个或多个FET与最接近基板(102)的垂直堆叠(112)的一个或多个层隔离开。
9.根据权利要求1所述的半导体器件(100A、100B、100C)，其特征在于，所述一个或多个FET是硅基器件。
10.一种用于制造半导体器件(100A、100B、100C)的方法(300)，其上形成有一个或多个场效应晶体管(field-effect transistor，FET)，其特征在于，所述方法(300)包括：
11.根据权利要求10所述的方法(300)，其特征在于，所述方法(300)包括将所述掺杂层(118)设置为与形成给定FET(104)的基板(102)的区域的掺杂极性类型相同的掺杂极性类型。
12.根据权利要求11所述的方法(300)，其特征在于，所述方法(300)包括由以下材料的至少一种外延形成所述掺杂层(118)：SiGe、GeSn、Ge和GaAs。
13.根据权利要求11或12所述的方法(300)，其特征在于，所述方法(300)包括制造所述基板(102)以包括n型区和p型区，所述一个或多个FET的一部分作为p型FET形成在所述至少一个n型区上，并且所述一个或多个FET的另一部分作为n-FET形成在所述至少一个p型区上。
14.根据权利要求10所述的方法(300)，其特征在于，所述方法(300)包括将所述给定垂直堆叠(112)中的多层中的每个导电层设置为在与所述基板(102)的平面正交的方向上具有在1nm至20nm范围内的厚度。
15.根据权利要求10所述的方法(300)，其特征在于，所述方法(300)包括将所述一个或多个FET形成为环绕栅极(gate-all-around，GAA)结构。
16.根据权利要求10所述的方法(300)，其特征在于，所述方法(300)包括将所述一个多个FET形成为FinFET细长结构设置，所述一个或多个FET的细长轴平行于所述基板(102)的平面，并且正交于从源极区114到漏极区116的导电方向。
17.根据权利要求10所述的方法(300)，其特征在于，所述方法(300)包括使所述掺杂层(118)用于将所述一个或多个FET与最接近所述基板(102)的垂直堆叠(112)的一个或多个层隔离开。
18.根据权利要求10所述的方法(300)，其特征在于，所述方法(300)包括将所述一个或多个FET形成为硅基器件。
...【技术特征摘要】
【国外来华专利技术】
1.一种半导体器件(100a、100b、100c)，包括具有形成在其上的一个或多个场效应晶体管(field-effect transistor，fet)的基板(102)，其特征在于，
2.根据权利要求1所述的半导体器件(100a、100b、100c)，其特征在于，所述掺杂层(118)具有与所述基板(102)的形成所述一个或多个fet的区域的掺杂极性类型相同的掺杂极性类型。
3.根据权利要求1所述的半导体器件(100a、100b、100c)，其特征在于，所述掺杂层(118)由以下材料中的至少一种外延形成：sige、gesn、ge和gaas。
4.根据权利要求2或3所述的半导体器件(100a、100b、100c)，其特征在于，所述基板(102)包括至少一个n型区和至少一个p型区，所述一个或多个fet的一部分作为p型fet制造在所述至少一个n型区上，并且所述一个或多个fet的另一部分作为n型fet制造在所述至少一个p型区上。
5.根据权利要求1所述的半导体器件(100a、100b、100c)，其特征在于，所述垂直堆叠(112)中的多层中的每个导电层在与所述基板(102)的平面正交的方向上的厚度在1nm至20nm范围内。
6.根据权利要求1所述的半导体器件(100a、100b、100c)，其特征在于，所述一个或多个fet被制造为环绕栅极(gate-all-around，gaa)结构。
7.根据权利要求1所述的半导体器件(100a、100b、100c)，其特征在于，所述一个或多个fet形成为finfet细长结构设置，所述一个或多个fet的细长轴平行于所述基板(102)的平面，并且正交于从源极区114到漏极区116的导电方向。
8.根据权利要求1所述的半导体器件(100a、100b、100c)，其特征在于，所述掺杂层(118)用于将所述一个或多个fet与最接近基板(102)的垂直堆叠(112)的一个或多个层隔离开。
9.根据权利要求1所述的半导体器件(100a、100b、100c)，其特征在于，所述一个或多个fet是硅基器件。
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【专利技术属性】
技术研发人员：克里希纳·库马尔·布瓦卡，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：
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