【技术实现步骤摘要】
本专利技术涉及集成电路，特别涉及一种快速锁定锁相环电路。
技术介绍
1、智能设备的发展，导致信息数据量的激增，高速串行链路(high speed seriallink)凭借独特的优点被广泛应用于数据的传输。
2、在高速串行链路中，无论是串行器(serializer)还是解串器(deserializer)都需要优质的时钟信号为所传输的数据提供同步信号，故pll(phase-locked loops，锁相环)技术被广泛应用于高速串行链路中。
3、pll的性能决定了传送信号的质量。在一些应用中会对芯片的启动时间有要求，从上电到给出准确的信号可能会有时间上的要求，希望尽可能快的给出信号。而pll环路的锁定过程往往需要比较长的时间才能进入锁定状态，提供稳定可靠的时钟信号，因此加快pll的锁定过程也是很有必要的。
技术实现思路
1、本专利技术的目的在于提供一种快速锁定锁相环电路，以解决传统锁相环锁定时间长的问题。
2、为解决上述技术问题，本专利技术提供了一种快速锁定锁相环电路，包括：
3、鉴相器，产生相位差信号；
4、dff触发器，对相位差信号重新同步；
5、异或门，根据重新同步的相位差信号产生加速信号，以控制环路滤波器的两端短接。
6、在一种实施方式中，所述环路滤波器包括开关mos管、第一电阻、第二电阻、第三电阻、第一电容和第二电容；
7、开关mos管的漏端同时连接第二电阻的第二端和第三电阻的第一
8、第一电阻的第一端连接第二电阻的第一端，第三电阻的第二端连接第二电容的第一端；第二电容的第二端连接第一电容的第二端。
9、在一种实施方式中，所述鉴相器根据参考时钟ref_ck和pll反馈时钟fb_ck产生相位差信号up、dn
10、所述dff触发器的数量有两个，第一个dff触发器连接相位差信号up和参考时钟ref_ck，对相位差up重新同步；
11、第二个dff触发器连接相位差信号dn和pll反馈时钟fb_ck，对相位差dn重新同步；
12、所述异或门的两个输入端分别连接第一个dff触发器的输出q端和第二个dff触发器的输出q端，根据重新同步的相位差信号产生加速信号。
13、本专利技术提供的一种快速锁定锁相环电路，将参考时钟ref_ck和pll反馈时钟fb_ck产生的相位差信号经过dff触发器同步后做逻辑异或运算得到加速信号lpfsw，通过加速信号lpfsw控制环路滤波器的开关mos管m0决定mid和vctrl_s两端电压短接与否。当lpfsw＝1时，将mid和vctrl_s短接，加速二者的逼近，同时靠电阻r3和电容c2所形成的小rc对vctrl_s做一定程度的滤波，避免vctrl_s波动太大，既保证vctrl_h的稳定性，又加快vctrl_l和vctrl_h的建立，从而达到缩短pll锁定时间的效果。
本文档来自技高网...【技术保护点】
1.一种快速锁定锁相环电路，其特征在于，包括：
2.如权利要求1所述的快速锁定锁相环电路，其特征在于，所述环路滤波器包括开关MOS管、第一电阻、第二电阻、第三电阻、第一电容和第二电容；
3.如权利要求2所述的快速锁定锁相环电路，其特征在于，所述鉴相器根据参考时钟REF_CK和PLL反馈时钟FB_CK产生相位差信号UP、DN；
【技术特征摘要】
1.一种快速锁定锁相环电路，其特征在于，包括：
2.如权利要求1所述的快速锁定锁相环电路，其特征在于，所述环路滤波器包括开关mos管、第一电阻、第二电阻、第三电阻、...
【专利技术属性】
技术研发人员：吴光林，程剑平，
申请(专利权)人：上海芯炽科技集团有限公司，
类型：发明
国别省市：
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