一种基于1T1R忆阻器和原位计算的二值神经网络加速系统技术方案

本发明专利技术公开了一种基于1T1R忆阻器和原位计算的二值神经网络加速系统，涉及半导体集成电路和神经网络领域。本发明专利技术利用了1T1R忆阻器阵列中忆阻器的存储特性，并设计了原位计算计数器电路和对应的输入数据编码方法，通过存内计算的结构对二值神经网络进行加速。因为本发明专利技术不包含ADC结构，所以在对网络进行加速的同时也具有高可靠性。相较于传统的忆阻器村内计算加速器，本发明专利技术不仅只需要用到忆阻器的两个状态，具有很高的硬件实现性，而且无ADC结构，具有更高的集成度和可靠性。本发明专利技术可以应用于高实时性的目标识别、图像分类、点云分类、语义分割、自然语言处理、人体姿态估计。

【技术实现步骤摘要】

本专利技术设计半导体集成电路和神经网络领域，具体涉及到一种基于1t1r忆阻器和原位计算的二值神经网络加速系统。

技术介绍

1、二值神经网络是将神经网络的权重和激活函数输出都量化为二值的神经网络。随着大数据与物联网的快速发展，人类社会对于神经网络的需求越来越高，但大规模神经网络具有巨大的计算量和参数存储量，这将会占用大量的资源。而二进制神经网络相比传统神经网络不仅大大减少了所需的内存，同时还能够保持较高的精度，可以节省大量的内存资源与运算资源，尤其对于神经网络的边缘侧部署具有重大意义。

2、忆阻器是一种非易失性存储器，忆阻器的阻值可以根据流经它的电荷数量发生改变。目前具有高电阻和低电阻两种状态的忆阻器工艺已经较为成熟。对于具有二种状态的忆阻器的存内计算结构在大规模的神经网络计算中具有较高的现实意义。

3、目前已有的通过忆阻器阵列实现二值神经网络的电路系统，需要高精度的模数转换器(adc)或者较大面积的数字计数器来实现计算结果的统计，很难做到保证高计算可靠性的同时，兼具较小的面积。

技术实现思路...

【技术保护点】

1.一种基于1T1R忆阻器和原位计算的二值神经网络加速系统，其特征在于，包括如下模块：忆阻器阵列模块、忆阻器读写电路模块、原位计算计数器模块、数据输入模块、移位器和加法器模块、通信模块、控制器模块；

2.根据权利要求1所述的一种基于1T1R忆阻器和原位计算的二值神经网络加速系统，其特征在于，在更改二值神经网络的参数后，也需要通过忆阻器读写电路模块对忆阻器阵列模块中的权重进行修改。

3.根据权利要求1所述的一种基于1T1R忆阻器和原位计算的二值神经网络加速系统，其特征在于，数据输入模块由多个D触发器与数个逻辑门组成，输入为时钟信号，将需要发送给忆阻器阵列的输入数据输...

【技术特征摘要】

1.一种基于1t1r忆阻器和原位计算的二值神经网络加速系统，其特征在于，包括如下模块：忆阻器阵列模块、忆阻器读写电路模块、原位计算计数器模块、数据输入模块、移位器和加法器模块、通信模块、控制器模块；

2.根据权利要求1所述的一种基于1t1r忆阻器和原位计算的二值神经网络加速系统，其特征在于，在更改二值神经网络的参数后，也需要通过忆阻器读写电路模块对忆阻器阵列模块中的权重进行修改。

3.根据权利要求1所述的一种基于1t1r忆阻器和原位计算的二值神经网络加速系统，其特征在于，数据输入模块由多个d触发器与数个逻辑门组成，输入为时钟信号，将需要发送给忆阻器阵列的输入数据输出为wl信号，d触发器的数量与wl信号的数量相同，d触发器与数个逻辑门构成的组合电路用于生成wl信号，以实现每个时钟周期都使一个输入数据为1对应的wl信号拉高一个周期，且输入数据为0对应的wl信号不拉高；当数据输入模块最左端d触发器输入端拉高一个周期后，所有输入为1的wl信号也会依次分时拉高一个周期。如果与wl信号相连的忆阻器的权重为+1，则当wl信号拉高时，该忆阻器对应的bl信号也会拉高，如果与wl信号相连的忆阻器的权重为-1，则当wl信号拉高时，该忆阻器对应的bl信号会拉低；设wl信号共有n个，与wl k信号和bl m信号相连的忆阻器存储的权重为wkm，与wl k信号对应的输入为xk，其中，m是列标记，k是行标记，则bl m信号对应的运算结果outm，如公式(1)所示：

4.根据权利要求1所述的一种基于1t1r忆阻器和原位计算的二值神经网络加速系统，其特征在于，所述原位计算计数器的级数可以根据wl信号的数量进行设置；每bit原位计算计数器电路的输入为系统时钟clk信号、clk_n信号、bl信号和bl_n信号，其中clk_n信号是clk信号的反相信号，bl_n信号是bl信号的反相信号，以及来自数据输入模块的w_en信...

【专利技术属性】
技术研发人员：刘洋，潘瑞城，白剑，张逍洋，王俊杰，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：