一种组合逻辑电路的寄存器传输级代码生成方法及系统技术方案

本发明专利技术公开了一种组合逻辑电路的寄存器传输级代码生成方法及系统，本发明专利技术包括把对组合逻辑电路进行功能验证所使用的检查规则作为约束条件，遍历每种输入组合下组合逻辑电路的输出取特定值时是否违反检查规则并依此填写真值表；根据真值表生成组合逻辑电路的寄存器传输级代码，其中遍历是指以检查规则rule1～ruleK作为约束条件，遍历2<supgt;N</supgt;种由N个输入in1～inN构成的输入组合，在每种输入组合下确定M个输出out1～outM中每个输出的取值。本发明专利技术旨在通过构建真值表生成组合逻辑电路的寄存器传输级代码时实现对更大规模的输入的支持，生成的RTL代码不需要对其进行功能验证且有利于综合工具生成时序优化的电路。

【技术实现步骤摘要】

本专利技术涉及集成电路设计，具体涉及一种组合逻辑电路的寄存器传输级(register-transfer level，rtl)代码生成方法及系统。

技术介绍

1、集成电路设计的重要一环就是编写rtl代码(寄存器传输级代码)，也就是进行逻辑设计。一个集成电路主要由两部分组成：时序逻辑电路和组合逻辑电路。时序逻辑电路通常就是一组寄存器，这组寄存器按照给定时钟脉冲来进行时序操作，使得时序逻辑电路具有记忆功能；组合逻辑电路则由逻辑门组成，提供电路的逻辑功能。

2、对于任何一个组合逻辑电路，无论功能多么复杂，都可以将其抽象成具有n个输入和m个输出的函数，记为(out1,out2,…,outm)＝f(in1,in2,…,inn)，其中每个输入和输出都是一位数字信号。每个输入信号要么为0，要么为1，所以，对于具有n个输入的组合逻辑，共有2n种输入组合。在编写具有n个输入、m个输出的组合逻辑电路的代码时，可以采用构建完整真值表的方法。如图2所示，该真值表具有2n行、(n+m)列，其中1～n列分别对应输入in1～inn，(n+1)～(n+1+m)列分别对应输出ou本文档来自技高网...

【技术保护点】

1.一种组合逻辑电路的寄存器传输级代码生成方法，其特征在于，包括：

2.根据权利要求1所述的组合逻辑电路的寄存器传输级代码生成方法，其特征在于，步骤S101包括：

3.根据权利要求2所述的组合逻辑电路的寄存器传输级代码生成方法，其特征在于，步骤S202包括：

4.根据权利要求1所述的组合逻辑电路的寄存器传输级代码生成方法，其特征在于，步骤S202为采用形式化验证工具完成。

5.根据权利要求1所述的组合逻辑电路的寄存器传输级代码生成方法，其特征在于，步骤S102之后，还包括针对根据真值表生成的组合逻辑电路的寄存器传输级代码，跳过对寄存器传输级...

【技术特征摘要】

1.一种组合逻辑电路的寄存器传输级代码生成方法，其特征在于，包括：

2.根据权利要求1所述的组合逻辑电路的寄存器传输级代码生成方法，其特征在于，步骤s101包括：

3.根据权利要求2所述的组合逻辑电路的寄存器传输级代码生成方法，其特征在于，步骤s202包括：

4.根据权利要求1所述的组合逻辑电路的寄存器传输级代码生成方法，其特征在于，步骤s202为采用形式化验证工具完成。

5.根据权利要求1所述的组合逻辑电路的寄存器传输级代码生成方法，其特征在于，步骤s102之后，还包括针对根据真值表生成的组合逻辑电路的寄存器传输级代码，跳过对寄存器传输级代码进行功能验证，直接采用综合工具生成电路。

6.一种组合逻辑电路的寄存器传输级代码生成系统，其特征在于，包括：

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【专利技术属性】
技术研发人员：孙彩霞，邓全，郑重，沈俊忠，郭辉，郭维，雷国庆，王俊辉，倪晓强，黄立波，隋兵才，王永文，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：