【技术实现步骤摘要】
本专利技术涉及一种存内计算近似全加器，属于集成电路。
技术介绍
1、在数字存内计算系统中，神经网络的权重数据存储在存储器单元阵列中，而输入的激励通过与存储器中的权重数据相乘，在同一列存储器上得到若干个单比特乘法结果，之后这些乘法结果会通过加法树进行累加，并通过移位累加器进行移位，最终得到一个乘加结果。在这一过程中，加法树的功耗和面积占比较大，降低了存内计算系统的整体能量效率和面积效率，成为制约数字存内计算系统发展的瓶颈。设计低功耗小面积的全加器来代替原来较高功耗、较大面积的全加器可以提高系统能效，加快计算进程。
技术实现思路
1、本专利技术的目的在于克服现有技术中的不足，提供一种存内计算近似全加器，解决现有的全加器功耗高、面积大的技术问题。
2、为达到上述目的，本专利技术是采用下述技术方案实现的：
3、第一方面，本专利技术提供了一种存内计算近似全加器，包括：
4、异或门电路，用于接收本位输入信号a和本位输入信号b并进行异或运算，生成异或运算结果；
5、非门电路，用于接收进位输入信号ci并进行非运算，生成非运算结果；
6、第一与门电路，用于接收异或运算结果、非运算结果以及进位输入信号ci并进行与运算，生成本位输出信号s；
7、第二与门电路，用于接收异或运算结果、非运算结果以及进位输入信号ci并进行与运算，生成进位输出信号co。
8、可选的，所述异或门电路包括晶体管p1、晶体管p2、晶体管p3、晶体管n
9、可选的，所述本位输入信号a和本位输入信号b均为0时，所述晶体管n2导通，所述晶体管n1、晶体管p1、晶体管p2关断，所述异或门电路的输出端输出低电平；所述本位输入信号a为0、本位输入信号b为1时，所述晶体管p1导通，所述晶体管n1、晶体管n2、晶体管p2关断，所述异或门电路的输出端输出高电平；所述本位输入信号a为1、本位输入信号b为0时，所述晶体管n2、晶体管p2导通，所述晶体管n1、晶体管p1关断，所述异或门电路的输出端输出高电平；所述本位输入信号a和本位输入信号b均为1时，所述晶体管n1导通，所述晶体管n2、晶体管p1、晶体管p2关断，所述异或门电路的输出端输出低电平。
10、可选的，所述非门电路包括晶体管p4和晶体管n4，所述晶体管p4的源极连接至电源电压vdd，所述晶体管p4的栅极连接至进位输入信号ci和晶体管n4的栅极，所述晶体管p4的漏极连接至晶体管n4的源极；所述晶体管n4的漏极连接至接地电压vss；所述晶体管p4的漏极和晶体管n4的源极的公共端作为非门电路的输出端。
11、可选的，所述第一与门电路包括晶体管p5、晶体管n5以及晶体管n7，所述晶体管p5的栅极连接至进位输入信号ci和晶体管n7的栅极，所述晶体管p5的源极连接至异或门电路的输出端和晶体管n5的源极，所述晶体管p5的漏极连接至晶体管n5的漏极、晶体管n7的源极；所述晶体管n7的漏极连接至接地电压vss；所述晶体管n5的栅极连接至非门电路的输出端；所述晶体管p5、晶体管n5的漏极和晶体管n7的源极的公共端作为第一与门电路的输出端。
12、可选的，所述进位输入信号ci为0时，所述晶体管n5、晶体管p5导通，所述晶体管n7关断，所述第一与门电路的输出端与异或门电路的输出端输出一致；所述进位输入信号ci为1时，所述晶体管n5、晶体管p5关断，所述晶体管n7导通，所述第一与门电路的输出端输出低电平。
13、可选的，所述第二与门电路包括晶体管p6、晶体管n6以及晶体管n8，所述晶体管n6的栅极连接至进位输入信号ci，所述晶体管n6的源极连接至异或门电路的输出端和晶体管p6的源极，所述晶体管n6的漏极连接至晶体管p6的漏极、晶体管n8的源极；所述晶体管n8的漏极连接至接地电压vss；所述晶体管p6的栅极连接至非门电路的输出端和晶体管n8的栅极；所述晶体管p6、晶体管n6的漏极和晶体管n8的源极的公共端作为第二与门电路的输出端。
14、可选的，所述进位输入信号ci为1时，所述晶体管n6、晶体管p6导通，所述晶体管n8关断，所述第二与门电路的输出端与异或门电路的输出端输出一致；所述进位输入信号ci为0时，所述晶体管n6、晶体管p6关断，所述晶体管n8导通，所述第二与门电路的输出端输出低电平。
15、与现有技术相比，本专利技术所达到的有益效果：
16、本专利技术提供的一种存内计算近似全加器，包括6个pmos晶体管、8个nmos晶体管，所用晶体管数量较少，且通过预设的连接方式连接，实现近似的全加运算功能，该结构具有功耗低，面积小，全摆幅的特点。
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1.一种存内计算近似全加器，其特征在于，包括：
2.根据权利要求1所述的存内计算近似全加器，其特征在于，所述异或门电路包括晶体管P1、晶体管P2、晶体管P3、晶体管N1、晶体管N2以及晶体管N3；所述晶体管P1的栅极连接至本位输入信号A、晶体管N1的栅极、晶体管P2和晶体管N2的源极，所述晶体管P1的漏极连接至晶体管P2的栅极，所述晶体管P1的源极连接至晶体管N1、晶体管N2以及晶体管P2的漏极；所述晶体管N1的源极连接至晶体管N2的栅极、晶体管P3的漏极以及晶体管N3的源极；所述晶体管P3的源极连接至电源电压VDD，所述晶体管P3的栅极连接至本位输入信号B和晶体管N3；所述晶体管P3的漏极连接至接地电压VSS；所述晶体管P1的源极和晶体管N1、晶体管N2、晶体管P2的漏极的公共端作为异或门电路的输出端。
3.根据权利要求2所述的存内计算近似全加器，其特征在于，所述本位输入信号A和本位输入信号B均为0时，所述晶体管N2导通，所述晶体管N1、晶体管P1、晶体管P2关断，所述异或门电路的输出端输出低电平；所述本位输入信号A为0、本位输入信号B为1时，所述晶体管
4.根据权利要求2所述的存内计算近似全加器，其特征在于，所述非门电路包括晶体管P4和晶体管N4，所述晶体管P4的源极连接至电源电压VDD，所述晶体管P4的栅极连接至进位输入信号CI和晶体管N4的栅极，所述晶体管P4的漏极连接至晶体管N4的源极；所述晶体管N4的漏极连接至接地电压VSS；所述晶体管P4的漏极和晶体管N4的源极的公共端作为非门电路的输出端。
5.根据权利要求4所述的存内计算近似全加器，其特征在于，所述第一与门电路包括晶体管P5、晶体管N5以及晶体管N7，所述晶体管P5的栅极连接至进位输入信号CI和晶体管N7的栅极，所述晶体管P5的源极连接至异或门电路的输出端和晶体管N5的源极，所述晶体管P5的漏极连接至晶体管N5的漏极、晶体管N7的源极；所述晶体管N7的漏极连接至接地电压VSS；所述晶体管N5的栅极连接至非门电路的输出端；所述晶体管P5、晶体管N5的漏极和晶体管N7的源极的公共端作为第一与门电路的输出端。
6.根据权利要求5所述的存内计算近似全加器，其特征在于，所述进位输入信号CI为0时，所述晶体管N5、晶体管P5导通，所述晶体管N7关断，所述第一与门电路的输出端与异或门电路的输出端输出一致；所述进位输入信号CI为1时，所述晶体管N5、晶体管P5关断，所述晶体管N7导通，所述第一与门电路的输出端输出低电平。
7.根据权利要求4所述的存内计算近似全加器，其特征在于，所述第二与门电路包括晶体管P6、晶体管N6以及晶体管N8，所述晶体管N6的栅极连接至进位输入信号CI，所述晶体管N6的源极连接至异或门电路的输出端和晶体管P6的源极，所述晶体管N6的漏极连接至晶体管P6的漏极、晶体管N8的源极；所述晶体管N8的漏极连接至接地电压VSS；所述晶体管P6的栅极连接至非门电路的输出端和晶体管N8的栅极；所述晶体管P6、晶体管N6的漏极和晶体管N8的源极的公共端作为第二与门电路的输出端。
8.根据权利要求7所述的存内计算近似全加器，其特征在于，所述进位输入信号CI为1时，所述晶体管N6、晶体管P6导通，所述晶体管N8关断，所述第二与门电路的输出端与异或门电路的输出端输出一致；所述进位输入信号CI为0时，所述晶体管N6、晶体管P6关断，所述晶体管N8导通，所述第二与门电路的输出端输出低电平。
...【技术特征摘要】
1.一种存内计算近似全加器，其特征在于，包括：
2.根据权利要求1所述的存内计算近似全加器，其特征在于，所述异或门电路包括晶体管p1、晶体管p2、晶体管p3、晶体管n1、晶体管n2以及晶体管n3；所述晶体管p1的栅极连接至本位输入信号a、晶体管n1的栅极、晶体管p2和晶体管n2的源极，所述晶体管p1的漏极连接至晶体管p2的栅极，所述晶体管p1的源极连接至晶体管n1、晶体管n2以及晶体管p2的漏极；所述晶体管n1的源极连接至晶体管n2的栅极、晶体管p3的漏极以及晶体管n3的源极；所述晶体管p3的源极连接至电源电压vdd，所述晶体管p3的栅极连接至本位输入信号b和晶体管n3；所述晶体管p3的漏极连接至接地电压vss；所述晶体管p1的源极和晶体管n1、晶体管n2、晶体管p2的漏极的公共端作为异或门电路的输出端。
3.根据权利要求2所述的存内计算近似全加器，其特征在于，所述本位输入信号a和本位输入信号b均为0时，所述晶体管n2导通，所述晶体管n1、晶体管p1、晶体管p2关断，所述异或门电路的输出端输出低电平；所述本位输入信号a为0、本位输入信号b为1时，所述晶体管p1导通，所述晶体管n1、晶体管n2、晶体管p2关断，所述异或门电路的输出端输出高电平；所述本位输入信号a为1、本位输入信号b为0时，所述晶体管n2、晶体管p2导通，所述晶体管n1、晶体管p1关断，所述异或门电路的输出端输出高电平；所述本位输入信号a和本位输入信号b均为1时，所述晶体管n1导通，所述晶体管n2、晶体管p1、晶体管p2关断，所述异或门电路的输出端输出低电平。
4.根据权利要求2所述的存内计算近似全加器，其特征在于，所述非门电路包括晶体管p4和晶体管n4，所述晶体管p4的源极连接至电源电压vdd，所述晶体管p4的栅极连接至进位输入信号ci和晶体管n4的栅极，所述晶体管p4的漏极连接至晶体管n4的源极；所述晶体管n4的漏极连接至接地电压vss；所述晶...
【专利技术属性】
技术研发人员：周玉梅，李晓峰，乔树山，尚德龙，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：
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