轨道交通数据的表决系统技术方案

本发明专利技术公开了一种轨道交通数据的表决系统

【技术实现步骤摘要】
轨道交通数据的表决系统


[0001]本专利技术涉及轨道控制领域，具体而言，涉及一种轨道交通数据的表决系统
。

技术介绍

[0002]相关技术中，在工业控制
、
航空航天
、
轨道交通等领域，为保证系统安全可靠，通常采用冗余设计作为容错机制，比如在轨道交通场景下，为满足控制系统的安全性需求，在硬件上通常采用二乘二取二架构，即两个系统，主系和备系，每个系统采用二取二冗余设计，系统内部对关键信息进行表决，表决通过则正常执行相关操作，表决失败则进入故障管理模式
。
[0003]在复杂的冗余系统中，为保证系统高效安全的运行，被表决的数据量可能非常巨大，同时有些数据对时间非常敏感，需要在极短的时间内得到表决结果，因此，表决算法的效率和可靠性是系统安全稳定的核心
。
[0004]相关技术中的列控系统表决方案大多是基于双
CPU(
或多
CPU)
进行的，双
CPU
为冗余设计，双
CPU
同时控制并监测列车的运行状态，在列车运行过程中，双
CPU
会实时相互传输收到的指令或列车运行状态信息，并进行表决，如果表决通过则执行相关操作，表决失败则进入故障管理模式
。
每个
CPU
负责指令解析
、
列车运行控制
、
列车运行信息监测
、
数据传输
、
数据表决等几乎所有功能，双
CPU
间采用串口
、
总线或以太网进行数据交互
。
由于
CPU
承担了指令解析
、
列车运行控制
、
列车运行信息监测
、
数据传输
、
数据表决等几乎所有功能，在数据传输和数据表决的实现过程中，为满足系统对安全性的需求，大多会添加
CRC(Cyclic Redundancy Checksum
，循环冗余校验和编码
)
或其他编码，这些功能和算法极大的消耗了
CPU
的性能，从而降低了系统的整体性能
。
在一些特定的紧急情况下，列控系统对实时性的要求较高，指令的执行效率
、
数据表决效率等因素直接影响了列控系统的安全性
。CPU
的内部结构复杂，尤其是在运行操作系统的情况下，每条指令的执行时间具有不确定性，对大数据流进行编码
、
传输
、
校验
、
表决等操作，执行时间更难掌控，从而很难对时间敏感的安全因素进行评估
。
[0005]针对相关技术中存在的上述问题，暂未发现有效的解决方案
。

技术实现思路

[0006]本专利技术提供了一种轨道交通数据的表决系统
。
[0007]根据本申请实施例的一个方面，提供了一种轨道交通数据的表决系统，所述系统包括：第一
CPU
，用于向第一
FPGA
发送轨道交通数据的第一表决帧；第一
FPGA
，与所述第一
CPU
和第二
FPGA
连接，用于接收来自所述第一
CPU
的第一表决帧和来自第二
CPU
的第二表决帧，根据所述第一表决帧和所述第二表决帧生成第一表决结果；第二
CPU
，与第二
FPGA
连接，用于向所述第二
FPGA
发送轨道交通数据的第二表决帧；第二
FPGA
，与所述第二
CPU
和所述第一
FPGA
连接，用于接收来自所述第一
CPU
的第一表决帧和来自所述第二
CPU
的第二表决帧，根据所述第一表决帧和所述第二表决帧生成第二表决结果
。
[0008]进一步，所述第一
FPGA
包括：传输接口，与所述第一
CPU
连接，用于将所述第一
CPU
传输的第一表决帧发送到
ID
管理模块；所述
ID
管理模块，与所述传输接口
、
可靠传输模块
、
以及表决算法模块连接，用于对所述第一表决帧配置
ID
号，并将配置完成后的第一表决帧输入至所述可靠传输模块和所述表决算法模块；所述可靠传输模块，与所述第二
FPGA
连接，用于将所述第一表决帧输出至所述第二
FPGA
，并接收所述第二
FPGA
传输的来自所述第二
CPU
的第二表决帧，将所述第二表决帧传输至所述表决算法模块；所述表决算法模块，根据所述第一表决帧和所述第二表决帧生成第一表决结果
。
[0009]进一步，所述第一
FPGA
还包括：表决结果缓存模块，与所述表决算法模块连接，用于接收所述表决算法模块输出的第一表决结果，并存储所述第一表决结果；局域网口，与所述表决结果缓存模块连接，用于向外部端口冗余输出所述第一表决结果
。
[0010]进一步，所述表决算法模块还用于：判断所述第一表决帧和所述第二表决帧的
ID
号是否相同；若所述第一表决帧和所述第二表决帧的
ID
号相同，基于预设表决算法对所述第一表决帧和所述第二表决帧进行表决；若表决通过，基于所述第一表决帧或所述第二表决帧生成表决通过的第一表决结果，若表决失败，生成错误标志帧，将所述错误标志帧确定为第一表决结果
。
[0011]进一步，所述表决算法模块还用于：判断所述第一表决帧是否为编码数据；若所述第一表决帧为编码数据，对所述第一表决帧进行解码校验；若校验错误，确定表决失败，并生成用于表征编码错误的第一表决结果
。
[0012]进一步，所述第一
CPU
还用于，从所述第一
FPGA
读取表决信息，其中，所述表决信息包括：所述第一
FPGA
已经表决的帧数量
、
表决帧的表决结果
、
表决失败原因
。
[0013]进一步，所述第一
CPU
还用于：在向第一
FPGA
发送所述第一表决帧之前，查询所述第一
FPGA
是否存在空闲的
ID
号；若所述第一
FPGA
存在空闲的
ID
号，确定向第一
FPGA
发送所述第一表决帧，若所述第一
FPGA
不存在空闲的
ID
号，拒绝向第一
FPGA
发送所述第一表决帧
。
[0014]进一步，所述系统还包括与逻辑模块，与所述第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种轨道交通数据的表决系统，其特征在于，所述系统包括：第一
CPU
，用于向第一
FPGA
发送轨道交通数据的第一表决帧；第一
FPGA
，与所述第一
CPU
和第二
FPGA
连接，用于接收来自所述第一
CPU
的第一表决帧和来自第二
CPU
的第二表决帧，根据所述第一表决帧和所述第二表决帧生成第一表决结果；第二
CPU
，与第二
FPGA
连接，用于向所述第二
FPGA
发送轨道交通数据的第二表决帧；第二
FPGA
，与所述第二
CPU
和所述第一
FPGA
连接，用于接收来自所述第一
CPU
的第一表决帧和来自所述第二
CPU
的第二表决帧，根据所述第一表决帧和所述第二表决帧生成第二表决结果
。2.
根据权利要求1所述的系统，其特征在于，所述第一
FPGA
包括：传输接口，与所述第一
CPU
连接，用于将所述第一
CPU
传输的第一表决帧发送到
ID
管理模块；所述
ID
管理模块，与所述传输接口
、
可靠传输模块
、
以及表决算法模块连接，用于对所述第一表决帧配置
ID
号，并将配置完成后的第一表决帧输入至所述可靠传输模块和所述表决算法模块；所述可靠传输模块，与所述第二
FPGA
连接，用于将所述第一表决帧输出至所述第二
FPGA
，并接收所述第二
FPGA
传输的来自所述第二
CPU
的第二表决帧，将所述第二表决帧传输至所述表决算法模块；所述表决算法模块，根据所述第一表决帧和所述第二表决帧生成第一表决结果
。3.
根据权利要求2所述的系统，其特征在于，所述第一
FPGA
还包括：表决结果缓存模块，与所述表决算法模块连接，用于接收所述表决算法模块输出的第一表决结果，并存储所述第一表决结果；局域网口，与所述表决结果缓存模块连接，用于向外部端口冗余输出所述第一表决结果
。4.
根据权利要求2所述的系统，其特征在于，所述表决算法模块还用于：判断所述第一表决帧和所述第二表决帧的
ID
号是否相同；若所述第一表决帧和所述第二表决帧的
ID
号相同，基于预设表决算法对所述第一表决帧和所述第二表决帧进行表决；若表决通过，基于所述第一表决帧或所述第二表决帧生成表决通过的第一表决结果，若表决失败，生成错误标志帧，将所述错误标志帧确定为第一表决结果
。5.
根据权利要求4所述的系统，其特征在于，所述表决算法模块还用于：判断所述第一表决帧是否为编码数据；若所述第一表决帧为编码数据，对...

【专利技术属性】
技术研发人员：吴正中，张辉，弓旭德，唐才荣，刘强，邓能文，王晓东，
申请(专利权)人：北京城建智控科技股份有限公司，
类型：发明
国别省市：