【技术实现步骤摘要】
一种高速时钟控制比较器的失调电压校正电路
[0001]本专利技术涉及模拟集成电路领域,特别涉及一种高速时钟控制比较器的失调电压校正电路
。
技术介绍
[0002]时钟控制比较器是模拟集成电路中的基础模块,在模拟数字转换器尤其是逐次逼近型模数转换器
(SAR ADC)
中起到了至关重要的角色
。
由于
SAR ADC
的工作原理是二分法比较输入信号与参考电压的大小,时钟控制比较器需要串行比较模拟电压的差值,因此时钟控制比较器的响应速度很大程度上决定了
SAR ADC
的模拟信号处理速度也就是量化速率
。
另由于半导体制造加工的精度和光罩掩膜曝光梯度的影响,最终造成时钟控制比较器存在较大的输入失调电压
。
为此在基于保证时钟控制比较器的量化速度的基础上,需要针对时钟控制比较器的输入失调电压进行校正
。
[0003]传统的
SAR ADC
时钟控制比较器采用预放大级加锁存级的结构
。
其中预放大级负责将输入模拟电压放大至特定的倍数,锁存级负责将放大后的信号锁存至模拟电源电压或地
。
为追求锁存级的信号处理速度,会导致锁存级的输入失调电压较大,所以预放大级的放大倍数必须满足最小输入模拟电压经放大级后大于锁存级的输入失调电压
。
以此满足后续锁存级比较器的输入失调电压要求,产生确定的0或1以满足后续数字电路处理信号的条件
。
[0
【技术保护点】
【技术特征摘要】
1.
一种高速时钟控制比较器的失调电压校正电路,其特征在于:包括主放大器1和辅助放大器2;所述主放大器1包括:主跨导级
G
m1
、
主跨导级
G
m2
…
主跨导级
G
mN
,主跨阻级
R1、
主跨阻级
R2…
主跨阻级
R
N
,转换阶段控制开关
S
10
、S
11
、S
20
、S
21
…
S
N0
、S
N1
和采样阶段控制开关
S
12
、S
13
、S
22
、S
23
…
S
N2
、S
N3
构成,
N
为
≥1
的自然数;主跨导级
G
m1
的一输入端连接转换阶段控制开关
S
10
的一端和采样阶段控制开关
S
12
的一端,主跨导级
G
m1
的另一输入端连接转换阶段控制开关
S
11
的一端和采样阶段控制开关
S
13
的一端;转换阶段控制开关
S
10
和
S
11
的另一端连接输入电压
V
IN
;采样阶段控制开关
S
12
和
S
13
的另一端连接共模电压
V
CM
;主跨导级
G
m1
的两输出端分别连接主跨阻级
R1的两输入端和辅助跨导级
G
ma1
的两输出端;主跨阻级
R1的两输出端分别连接转换阶段控制开关
S
20
和
S
21
的一端;主跨导级
G
m2
的一输入端连接转换阶段控制开关
S
20
的一端和采样阶段控制开关
S
22
的一端,主跨导级
G
m2
的另一输入端连接转换阶段控制开关
S
21
的一端和采样阶段控制开关
S
23
的一端;转换阶段控制开关
S
20
和
S
21
的另一端分别连接主跨阻级
R1的两输出端;采样阶段控制开关
S
22
和
S
23
的另一端连接共模电压
V
CM
;主跨导级
G
m2
的两输出端分别连接主跨阻级
R2的两输入端和辅助跨导级
G
ma2
的两输出端;以此类推,主跨导级
G
mN
的一输入端连接转换阶段控制开关
S
N0
的一端和采样阶段控制开关
S
N2
的一端,主跨导级
G
mN
的另一输入端连接转换阶段控制开关
S
N1
的一端和采样阶段控制开关
S
N3
的一端;转换阶段控制开关
S
N0
和
S
N1
的另一端分别连接主跨阻级
R
N
‑1的两输出端;采样阶段控制开关
S
N2
和
S
N3
的另一端连接共模电压
V
CM
;主跨导级
G
mN
的两输出端分别连接主跨阻级
R
N
的两输入端和辅助跨导级
G
maN
的两输出端;主跨阻级
R
N
的两输出端连接输出电压
V
OUT
、
采样阶段控制开关
S
14
、S
15
、S
24
、S
25
…
S
N4
和
S
N5
;所述辅助放大器2包括辅助跨导级
G
ma1
、
辅助跨导级
G
ma2
…
辅助跨导级
G
maN
、
失调电压存储电容
C
10
、C
11
、C
20
、C
21
…
C
N0
、C
N1
,采样阶段控制开关
S
14
、S
15
、S
24
、S
25
…
S
N4
和
S
N5
;辅助跨导级
G
ma1
的一输入端连接采样阶段控制开关
S
14
的一端和失调电压存储电容
C
10
的上极板,辅助跨导级
G
ma1
的另一输入端连接采样阶段控制开关
S
15
的一端和失调电压存储电容
C
11
的上极板;采样阶段控制开关
S
14
和
S
15
的另外一端连接输出电压
V
OUT
,失调电压存储电容
C
10
和
C
11
的下极板连接地电位;辅助跨导级
G
ma2
的一输入端连接采样阶段控制开关
S
24
的一端和失调电压存储电容
C
20
的上极板,辅助跨导级
G
ma2
的另一输入端连接采样阶段控制开关
S
25
的一端和失调电压存储电容
C
21
的上极板;采样阶段控制开关
S
24
和
S
25
的另外一端连接输出电压
V
OUT
,失调电压存储电容
C
20
和
C
21
的下极板连接地电位;以此类推,辅助跨导级
G
maN
的一输入端连接采样阶段控制开关
S
N4
的一端和失调电压存储电容
C
N0
的上极板,辅助跨导级
G
maN
的另一输入端连接采样阶段控制开关
S
N5
的一端和失调电压存储电容
C
N1
的上极板;采样阶段控制开关
S
N4
和
S
N5
的另外一端连接输出电压
V
OUT
,失调电压存储电容
C
N0
和
C
N1
的下极板连接地电位
。2.
如权利要求1所述高速时钟控制比较器的失调电压校正电路,其特征在于:所述主放大器1和辅助放大器2在采样阶段控制信号
SAMP1、SAMP2
…
SAMPN
和转换阶段控制信号
CONV
的控制下进行工作;当采样阶段控制信号
SAMP1、SAMP2
…
SAMPN
均为低
、
并且转换阶段控制信号
CONV
为高
时,主放大器1处于
SAR ADC
的正常工作量化状态,辅助放大器2处于失调电压存储状态;此时,转换阶段控制开关
S
10
、S<...
【专利技术属性】
技术研发人员:于臻,吴克军,宁宁,李靖,张中,于奇,
申请(专利权)人:电子科技大学,
类型:发明
国别省市:
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