编码器与快闪存储器控制器制造技术

本发明专利技术揭示了一种用于一快闪存储器控制器中的编码器及快闪存储器控制器。编码器透过将局部校验码区块分为两个部分来进行操作，且产生时间较早的第一部份的局部校验码的数量小于第二部份的局部校验码的数量，可以在确实产生校验码区块的情形下降低编码器中的循环卷积计算所需要的硬件，且具有较高的效率。此外，透过将校验码检查矩阵进行转换以产生一同构矩阵，可以进一步地省去编码器与解码器中的部份元件，以更加降低制造成本。以更加降低制造成本。以更加降低制造成本。

【技术实现步骤摘要】
编码器与快闪存储器控制器


[0001]本专利技术有关于编码器，尤指一种应用在快闪存储器控制器中的编码器。

技术介绍

[0002]在一般的编码器中，会具有一个校验码检查矩阵(parity
‑
check matrix)，以供编码器检查所产生出来的校验码是否正确。举例来说，编码器在对数据进行编码以产生校验码之后，会将数据与校验码和此校验码检查矩阵进行相乘，而若是相乘结果等于“0”则判断编码正确；而若是相乘结果不等于“0”则判断编码错误。因应此校验码检查矩阵，编码器会具有一相对应的校验码产生矩阵以供产生适合的校验码，然而，在某些情况下，校验码产生矩阵可能无法被找到，因此编码器会需要进行多个矩阵乘法操作及/或补偿/调整操作，以产生类似使用校验码产生矩阵所产生的校验码，因此会增加编码器的复杂度。特别地，上述多个矩阵乘法操作通常会包含循环卷积(circulant convolution)计算，因此更会大幅增加编码器的硬件成本。

技术实现思路

[0003]因此，本专利技术的目的的一在于提出一种编码器，其可以降低编码器中的循环卷积计算所需要的硬件，以避免先前技术中所述的硬件成本大幅增加的情形。
[0004]在本专利技术的一个实施例中，揭露了一种编码器，其包含有一第一桶式移位器模块、一第一计算电路、一调整电路、一第一循环卷积计算电路及一第二计算电路。该第一桶式移位器模块用以将多个数据区块进行处理以依序产生多个局部校验码区块，其中该多个局部校验码区块包含了一第一部分及一第二部分，该第一部分的产生时间早于该第二部分，且该第一部分所包含的局部校验码区块的数量少于该第二部分所包含的局部校验码区块的数量。该第一计算电路耦接于该第一桶式移位器模块，且用以根据该第二部分以产生一第一计算结果。该调整电路用以根据该第一计算结果来调整该多个局部校验码区块的该第一部分，以产生一调整后第一部分。该第一循环卷积计算电路，耦接于该调整电路，用以对该调整后第一部分进行循环卷积操作，以产生一第一部分的校验码区块。该第二计算电路耦接于该第一循环卷积计算电路，且用以至少根据该第一部分的校验码区块以产生一第二部分的校验码区块，其中该第一部分的校验码区块及该第二部分的校验码区块作为该编码器针对该多个数据区块所产生的多个校验码区块，且该多个数据区块以及该多个校验码区块被写入至一快闪存储器模块中。
[0005]在本专利技术的一个实施例中，揭露了一种快闪存储器控制器，该快闪存储器控制器用来存取一快闪存储器模块，且该快闪存储器控制器包含有一存储器、一微处理器及一编码器。该存储器用来储存一程序码，该微处理器用来执行该程序码以控制对该快闪存储器模块的存取，且该编码器用以对多个数据区块进行编码以得到多个校验码区块。此外，该编码器包含有一第一桶式移位器模块、一第一计算电路、一调整电路、一第一循环卷积计算电路及一第二计算电路。该第一桶式移位器模块用以将多个数据区块进行处理以依序产生多
个局部校验码区块，其中该多个局部校验码区块包含了一第一部分及一第二部分，该第一部分的产生时间早于该第二部分，且该第一部分所包含的局部校验码区块的数量少于该第二部分所包含的局部校验码区块的数量。该第一计算电路耦接于该第一桶式移位器模块，且用以根据该第二部分以产生一第一计算结果。该调整电路用以根据该第一计算结果来调整该多个局部校验码区块的该第一部分，以产生一调整后第一部分。该第一循环卷积计算电路，耦接于该调整电路，用以对该调整后第一部分进行循环卷积操作，以产生一第一部分的校验码区块。该第二计算电路耦接于该第一循环卷积计算电路，且用以至少根据该第一部分的校验码区块以产生一第二部分的校验码区块，其中该第一部分的校验码区块及该第二部分的校验码区块作为该编码器针对该多个数据区块所产生的多个校验码区块，且该多个数据区块以及该多个校验码区块被写入至一快闪存储器模块中。
[0006]在本专利技术的一个实施例中，揭露了一种编码器，其包含有一桶式移位器模块、一调整电路、一循环卷积计算电路及一计算电路。该桶式移位器模块用以将多个数据区块进行处理以产生多个局部校验码区块，其中该多个局部校验码区块包含了一第一部分及一第二部分，该第一部分的产生时间早于该第二部分，且该第一部分所包含的局部校验码区块的数量少于该第二部分所包含的局部校验码区块的数量。该调整电路用以根据该第二部分来调整该多个局部校验码区块的该第一部分，以产生一调整后第一部分。该循环卷积计算电路耦接于该调整电路，且用以对该调整后第一部分进行循环卷积操作，以产生一第一部分的校验码区块。该计算电路耦接于该循环卷积计算电路，且用以至少根据该第一部分的校验码区块以产生一第二部分的校验码区块，其中该第一部分的校验码区块及该第二部分的校验码区块作为该编码器针对该多个数据区块所产生的多个校验码区块，且该多个数据区块以及该多个校验码区块被写入至一快闪存储器模块中。
[0007]在本专利技术的一个实施例中，揭露了一种快闪存储器控制器，该快闪存储器控制器用来存取一快闪存储器模块，且该快闪存储器控制器包含有一存储器、一微处理器及一编码器。该存储器用来储存一程序码，该微处理器用来执行该程序码以控制对该快闪存储器模块的存取，且该编码器用以对多个数据区块进行编码以得到多个校验码区块。此外，该编码器包含有一桶式移位器模块、一调整电路、一循环卷积计算电路及一计算电路。该桶式移位器模块用以将多个数据区块进行处理以产生多个局部校验码区块，其中该多个局部校验码区块包含了一第一部分及一第二部分，该第一部分的产生时间早于该第二部分，且该第一部分所包含的局部校验码区块的数量少于该第二部分所包含的局部校验码区块的数量。该调整电路用以根据该第二部分来调整该多个局部校验码区块的该第一部分，以产生一调整后第一部分。该循环卷积计算电路耦接于该调整电路，且用以对该调整后第一部分进行循环卷积操作，以产生一第一部分的校验码区块。该计算电路耦接于该循环卷积计算电路，且用以至少根据该第一部分的校验码区块以产生一第二部分的校验码区块，其中该第一部分的校验码区块及该第二部分的校验码区块作为该编码器针对该多个数据区块所产生的多个校验码区块，且该多个数据区块以及该多个校验码区块被写入至一快闪存储器模块中
附图说明
[0008]图1为依据本专利技术一实施例的一种记忆装置的示意图。
[0009]图2为校验码检查矩阵及校验码产生矩阵的示意图。
[0010]图3为根据本专利技术一实施例的编码器的示意图。
[0011]图4为根据本专利技术另一实施例的编码器的示意图。
[0012]图5为产生校验码检查矩阵的同构矩阵的示意图。
[0013]图6为根据本专利技术另一实施例的编码器的示意图。
[0014]图7为根据本专利技术一实施例的解码器的示意图。
[0015]【符号说明】
[0016]100:记忆装置
[0017]110:快闪存储器控制器
[0018]112:微处理器
[0019]112C:程序码
[0020]112M:只读存储器
[0021]114:本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种编码器，包含有：一第一桶式移位器模块，用以将多个数据区块进行处理以依序产生多个局部校验码(partialparity)区块，其中该多个局部校验码区块包含了一第一部分及一第二部分，该第一部分的产生时间早于该第二部分，且该第一部分所包含的局部校验码区块的数量少于该第二部分所包含的局部校验码区块的数量；一第一计算电路，耦接于该第一桶式移位器模块，用以根据该第二部分以产生一第一计算结果；一调整电路，用以根据该第一计算结果来调整该多个局部校验码区块的该第一部分，以产生一调整后第一部分；一第一循环卷积(circulant convolution)计算电路，耦接于该调整电路，用以对该调整后第一部分进行循环卷积操作，以产生一第一部分的校验码区块；以及一第二计算电路，耦接于该第一循环卷积计算电路，用以至少根据该第一部分的校验码区块以产生一第二部分的校验码区块；其中该第一部分的校验码区块及该第二部分的校验码区块作为该编码器针对该多个数据区块所产生的多个校验码区块，且该多个数据区块以及该多个校验码区块被写入至一快闪存储器模块中。2.如权利要求1所述的编码器，其特征在于，该第一部分包含了C1个局部校验码区块，该第二部分包含了C2个局部校验码区块，C1小于C2，且该第一计算电路包含有：一第二循环卷积计算电路，用以将C1个局部校验码区块进行循环卷积操作以产生C1个中间区块；以及一第二桶式移位器模块，耦接于该第二循环卷积计算电路，用以对该C1个中间区块进行处理以产生C2个计算结果区块以作为该第一计算结果；其中该调整电路将该C2个计算结果区块分别与该C2个局部校验码区块进行相加以产生该调整后第一部分。3.如权利要求2所述的编码器，其特征在于，该第二部分的校验码区块包含了C2个校验码区块，且该第二计算电路包含有：一第三桶式移位器模块，用以对该C2个校验码区块进行处理以产生C1个处理后区块；一第三循环卷积计算电路，耦接于该第三桶式移位器模块，用以将C1个处理后区块进行循环卷积操作以产生C1个输出区块；一输出电路，耦接于该第三循环卷积计算电路，用以根据该C1个中间区块来调整该C1个输出区块，以产生C1个校验码区块来作为该第一部分的校验码区块。4.如权利要求2或3所述的编码器，其特征在于，C1等于2，且C2等于3。5.如权利要求1所述的编码器，其特征在于，该第一部分包含了C1个局部校验码区块，该第二部分包含了C2个局部校验码区块，C1等于1，且C2等于4。6.如权利要求5所述的编码器，其特征在于，该第一计算电路以及该第二计算电路均不包含任何的循环卷积操作。7.如权利要求1所述的编码器，其特征在于，其为一快闪存储器控制器中的一低密度奇偶检查码(Low
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Density Parity Check code，LDPC code)编码电路。8.一种快闪存储器控制器，该快闪存储器控制器用来存取一快闪存储器模块，且该快
闪存储器控制器包含有：一存储器，用来储存一程序码；一微处理器，用来执行该程序码以控制对该快闪存储器模块的存取；以及一编码器，用以对多个数据区块进行编码以得到多个校验码区块，其中该编码器包含有：一第一桶式移位器模块，用以将该多个数据区块进行处理以产生多个局部校验码(partialparity)区块，其中该多个局部校验码区块包含了一第一部分及一第二部分，该第一部分的产生时间早于该第二部分，且该第一部分所包含的局部校验码区块的数量少于该第二部分所包含的局部校验码区块的数量；一第一计算电路，耦接于该第一桶式移位器模块，用以根据该第二部分以产生一第一计算结果；一调整电路，用以根据该第一计算结果来调整该多个局部校验码区块的该第一部分，以产生一调整后第一部分；一第一循环卷积(circulant convolution)计算电路，耦接于该调整电路，用以对该调整后第一部分进行循环卷积操作，以产生一第一部分的校验码区块；以...

【专利技术属性】
技术研发人员：邓惇益，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：