一种制造技术

本发明专利技术属于射频通信芯片技术领域，具体涉及一种

【技术实现步骤摘要】
一种SUB
‑
1G全频覆盖频率综合电路


[0001]本专利技术属于射频通信芯片
，具体涉及一种
SUB
‑
1G
全频覆盖频率综合电路
。

技术介绍

[0002]根据各国无线通信的规定，在低于
1GHz
频段
(SUB
‑
1G)
划分出很多子频段用于各种不同的应用，有些是授权频段用于电信，广播，电视等
。
有些是开放频段比如：
315MHZ
频段，
433MHZ
频段，
868MHZ
频段，
915MHZ
频段等等
。
有些是专用频段比如
:
用于无线抄表
470~510MHZ
频段，用于无人机频段
840.5~845MHZ
，用于医疗，工业遥控
174~216M
，
230M
，
407~425M
，
608~630M
频段等等
。
由于
SUB
‑
1G
覆盖频率非常大，因而目前的技术，一般是针对某些应用频段设计芯片
。
[0003]如图1所示的芯片设计方案
。
通过小数锁相环产生高频信号，再经过预分频电路（包括
IQ
分频器1，
IQ
分频器2，分频器2，
MUX(
多路选择器
)
）实现了对压控振荡器分频得到正交信号，
I
路输出信号
ip/in
，
Q
路输出信号
Qp/Qn
，接到正交下混频电路
IQ
‑
MIXER
，
IQ
分频器1实现了对压控振荡器的2分频
。IQ
分频器2实现了对
IQ
分频器1输出信号的2分频
。
再通过多路选择器
MUX
的选择，实现了对锁相环信号的正交2分频以及2次2分频实现4分频
。PA
的发射信号是单相，因而分频器2实现了对锁相环的单相除2或除4分频
。
[0004]现有技术很难做到
SUB
‑
1G
频段（
120~960MHz
）全覆盖，只能是对特定频段的覆盖
。
[0005]另外锁相环是频率综合模块的主要电路，随着锁相环的频率范围增加，其相位噪声将会有很大的恶化
。
由于压控振荡器的电感和电容决定了频率的范围，而在大量量产时电感和电容将各有最大
±
20%
内的变化，因而为了达到稳定的覆盖所需频段，设计的频率范围需要有比较大的余量才能稳定覆盖所需频段
。
而过大的频率范围将对频率综合的锁相环的相位噪声有很大的影响，最终恶化接收芯片的抗干扰性能
。

技术实现思路

[0006]本专利技术的目的在于提供一种
SUB
‑
1G
全频覆盖频率综合电路，在不需要过大的额外频率余量的情况下利用锁相环频率和预分频电路分频比的匹配，达到了
SUB
‑
1G
全频段无缝覆盖，并且保持比较好的相位噪声性能，以解决上述
技术介绍
中提出的问题
。
[0007]为实现上述目的，本专利技术采用了如下技术方案：一种
SUB
‑
1G
全频覆盖频率综合电路，包括小数锁相环，预分频电路
、
数字逻辑模块
、
功率放大器以及正交混频器，其中：所述小数锁相环的输出信号
Vco_n
和
Vco_p
接预分频电路；所述预分频电路输出的
TX
信号送到功率放大器
、
输出的
Ip
，
In
，
Qp
，
Qn
信号送到正交混频器
、
输出
Cnt<23:0>
接数字逻辑模块；所述数字逻辑模块输出的信号
Divn<2:0>、Cnt_time
和
TRX_EN
信号接预分频电路；所述数字逻辑模块输出的信号
Ccap<7:0>
和
N.K
信号接小数锁相环
。
[0008]优选地，所述预分频电路包括分频器
1、
分频器
2、IQ
分频器
1、IQ
分频器
2、MUX
以及计数器，其中：所述信号
Vco_n
和
Vco_p
连接分频器1和分频器2，
Vco_n
还接到计数器电路，所
述计数器的另一个输入信号为
Cnt_time
，其输出信号为
Cnt<23:0>
；所述分频器1的另一个输入信号
Divn<2:0>
用于设置分频器1的分频比，分频器1的输出信号
Dp
，
Dn
接
IQ
分频器1，
Dp
信号还接到分频器2；所述分频器2的另外两个输入信号为
Divn<2:0>
和
TRX_EN
，其输出信号为
Tx
；所述
IQ
分频器1的另一个为输入信号
TRX_EN
，输入信号
I4n
，
I4p
，
Q4n
，
Q4p
接
MUX
；所述
IQ
分频器2的另一个信号为
TRX_EN
，输出为
I6n
，
I6p
，
Q6n
，
Q6p
接
MUX
电路；所述
MUX
根据输入信号
Divn<2:0>
选择
I4n
，
I4p
，
Q4n
，
Q4p
或
I6n
，
I6p
，
Q6n
，
Q6p
输出
。
[0009]优选地，所述数字逻辑模块的输出信号包括：
TRX_EN
信号
、Divn<2:0>
信号以及
Cnt_time
信号，其中：所述...

【技术保护点】

【技术特征摘要】
1.
一种
SUB
‑
1G
全频覆盖频率综合电路，其特征在于，包括小数锁相环，预分频电路
、
数字逻辑模块
、
功率放大器以及正交混频器，其中：所述小数锁相环的输出信号
Vco_n
和
Vco_p
接预分频电路；所述预分频电路输出的
TX
信号送到功率放大器
、
输出的
Ip
，
In
，
Qp
，
Qn
信号送到正交混频器
、
输出
Cnt<23:0>
接数字逻辑模块；所述数字逻辑模块输出的信号
Divn<2:0>、Cnt_time
和
TRX_EN
信号接预分频电路；所述数字逻辑模块输出的信号
Ccap<7:0>
和
N.K
信号接小数锁相环
。2.
根据权利要求1所述的一种
SUB
‑
1G
全频覆盖频率综合电路，其特征在于，所述预分频电路包括分频器
1、
分频器
2、IQ
分频器
1、IQ
分频器
2、MUX
以及计数器，其中：所述信号
Vco_n
和
Vco_p
连接分频器1和分频器2，
Vco_n
还接到计数器电路，所述计数器的另一个输入信号为
Cnt_time
，其输出信号为
Cnt<23:0>
；所述分频器1的另一个输入信号
Divn<2:0>
用于设置分频器1的分频比，分频器1的输出信号
Dp
，
Dn
接
IQ
分频器1，
Dp
信号还接到分频器2；所述分频器2的另外两个输入信号为
Divn<2:0>
和
TRX_EN
，其输出信号为
Tx
；所述
IQ
分频器1的另一个为输入信号
TRX_EN
，输入信号
I4n
，
I4p
，
Q4n
，
Q4p
接
MUX
；所述
IQ
分频器2的另一个信号为
TRX_EN
，输出为
I6n
，
I6p
，
Q6n
，
Q6p
接
MUX
电路；所述
MUX
根据输入信号
Divn<2:0>
选择
I4n
，
I4p
，
Q4n
，
Q4p
或
I6n
，
I6p
，
Q6n
，
Q6p
输出
。3.
根据权利要求2所述的一种
SUB
‑
1G
全频覆盖频率综合电路，其特征在于，所述数字逻辑模块的输出信号包括：
TRX_EN
信号
、Divn<2:0>
...

【专利技术属性】
技术研发人员：邓建元，阮庆瑜，
申请(专利权)人：无锡泽太微电子有限公司，
类型：发明
国别省市：