一种正交六分频电路制造技术

本发明专利技术涉及射频通信芯片领域，特别涉及一种正交六分频电路，包括：由两个反相器级联构成的用于输入rfn，rfp差分高频信号的输入缓冲驱动电路1和2，及与所述输入缓冲驱动电路1和2连接的分频电路，所述分频电路包括锁存电路4，5，6，7，8，9和反相器电路3，10，11，12，13；以及与所述分频电路相连接的输出采样电路。通过简单的单端级联锁存电路对高频信号进行分频，并通过采样技术得到相位失配较小的正交ＩＱ本振信号，电路结构简洁，电路的功耗得到有效的降低，高频重采技术保证了相位的匹配性能，有效降低了功耗，并且这个电路架构能工作到很高的频率。率。率。

【技术实现步骤摘要】
一种正交六分频电路


[0001]本专利技术属于射频通信芯片领域，特别涉及一种正交六分频电路。

技术介绍

[0002]目前常见的通信芯片常用的正交本振信号产生电路，大都为CMLflip
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flop架构分频除2电路产生，或用两个VCO设计成带正交IQ
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VCO结构，直接产生IQ信号输出。
[0003]如果所需的IQ信号相对PLL的VCO的频率要低很多，一般会把VCO的频率分频到所需的IQ本振信号频率的2倍，再通过除2电路得到所需IQ信号。IQ正交信号为相位相差90度的I路和Q路两路信号。最后送到混频器的IQ信号为0度，90度，180度，270度4个相位的信号。I路为互为差分的0度和180度的信号，Q路为互为差分的90度和270度的信号。
[0004]如专利号为201910653341.1，提出的一种满摆幅高速正交二分频电路，其通过加入NMOS交叉耦合对，保证在高频输入信号下，输出信号最低点仍可以达到低电位，使输出电压摆幅达到电源电压，可以直接驱动后级电路。但是其存在着不便于分频操作的问题。
[0005]专利号为201520256451.1，提出的一种新型低成本分频电路，其实现了分频倍数可以为任何整数，不限制于现有的分频电路中仅为2的倍数的分频方式，而且仅仅通过改动拨码开关即可实现分频倍数的修改或设置，不需要做任何硬件电路的修改。其虽然可以进行分频倍数的修改，但是分频器功耗的较大，特别是频率很高时，功耗更大。进行IQ除2分频时，要求输入的信号要严格差分，否则会有IQ失配。因而要求所有分频链路上的分频器都为差分结构，对分频的要求较高。

技术实现思路

[0006]针对上述问题，本专利技术提供了一种正交六分频电路，包括：由两个反相器级联构成的用于输入rfn，rfp差分高频信号的输入缓冲驱动电路1和2，及与所述输入缓冲驱动电路1和2连接的分频电路，所述分频电路包括锁存电路4，5，6，7，8，9和反相器电路3，10，11，12，13；以及与所述分频电路相连接的输出采样电路，所述输出采样电路包括锁存电路14，16，18，20和由反相器15，17，19，21构成的输出驱动电路。所述输入缓冲驱动电路的输出信号分别为ckn，ckp，其中，所述ckn连接锁存电路4，6，8，14，18的cn以及锁存电路5，7，9，16，20的cp；所述ckp连接锁存电路4，6，8，14，18的cp以及锁存电路5，7，9，16，20的cn。
[0007]上述锁存电路4，5，6，7，8，9，14，16，18，20的电路相同，均包括2个PMOS管p1，p2以及两个NMOS管n1，n2；其中，所述PMOS管p1的源极接电源vdd漏极p2的源极，栅极和n2管的栅极接一起接到in端；所述PMOS管P2的栅极接端口cp，漏极和n1管的漏极接一起接到out端口；所述NMOS管n1的栅极接cn端口，源极接n2管的漏极，n2管的源极接地。
[0008]上述锁存电路4的输出out通过连线d0接锁存电路5的in；锁存电路5的输出out通过连线d1接锁存电路6的in；锁存电路6的输出out通过连线d2接锁存电路7的in；锁存电路7的输出out通过连线d3接锁存电路8的in；锁存电路8的输出out通过连线d4接锁存电路9的in；锁存电路9的输出out通过连线d5接反相器3的输入；反相器3的输出通过连线d6接锁存
电路4的输入in。
[0009]上述反相器10的输入接连线d1，10的输出通过连线i_n接反相器11的输入，同时i_n接采样锁存电路14的输入in，采样锁存电路14的输出接反相器15的输入，反相器15的输出接连线LO_in，上述反相器11的输出通过连线i_p接采样锁存电路18的输入in，锁存电路18的输出接反相器19的输入，反相器19的输出接连线LO_ip。LO_in和LO_ip为分频电路的I路输出。
[0010]上述反相器12的输入接连线d4，反相器12的输出通过连线q_n接反相器13的输入，同时q_n接采样锁存电路16的输入in，锁存器16的输出接反相器17的输入，反相器17的输出接连线LO_qn。
[0011]上述反相器13的输出通过连线q_p接采样锁存电路20的输入in，锁存电路20的输出接反相器21的输入，反相器21的输出接连线LO_qp。
[0012]上述LO_qn和LO_qp为分频电路的Q路输出。
[0013]本专利技术的有益效果是：1、本专利技术中提出的正交六分频电路，主要由输入缓冲驱动电路1和2、分频电路、输出采样电路构成，通过简单的单端级联锁存电路对高频信号进行分频，并通过采样技术得到相位失配较小的正交ＩＱ本振信号，电路结构简洁，电路的功耗得到有效的降低，高频重采技术保证了相位的匹配性能，有效降低了功耗，并且这个电路架构能工作到很高的频率；2、本专利技术通过单端级联循环锁存电路，实现了对高频信号的分频，比如：除2分频，只需要两个锁存电路级联，除4用4个锁存电路，除6用6个锁存电路，就可以得到相位相差90度的IQ两路本振信号，再通过输入的高频信号对这两个IQ信号进行重采样，就可以得到严格的相位差90度的IQ本振信号输出给混频器。
附图说明
[0014]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0015]图1示出了本专利技术实施例一中的IQ
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除6分频器电路图；图2示出了本专利技术实施例的锁存电路图；图3示出了本专利技术实施例二中的IQ
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除4分频器电路图；图4示出了本专利技术实施例三中的IQ
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除2分频器电路图。
具体实施方式
[0016]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地说明，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0017]实施例一本专利技术实施例中提供了一种正交六分频电路，包括：由两个反相器级联构成的用
于输入rfn，rfp差分高频信号的输入缓冲驱动电路1和2，及与所述输入缓冲驱动电路1和2连接的分频电路。
[0018]正交六分频电路采用6个单端锁存电路和一个反相器首尾级联，通过输入的差分高频时钟，前后两个锁存器的时钟输入相反，形成移位锁存。这样对于6级锁存级联结构，6个时钟周期刚好形成180度得相移。而3个锁存就形成90度得相移.由于最后输出给混频器的信号需要0度，90度，180度，270度得严格相位差的信号，否则接收系统就会由于相位差而出现镜像抑制恶化。图1中得到的0度和90度的信号，我们先通过反相器得到接近180度和270度的信号。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种正交六分频电路，其特征在于，包括：由两个反相器级联构成的用于输入rfn，rfp差分高频信号的输入缓冲驱动电路1和2，及与所述输入缓冲驱动电路1和2连接的分频电路，所述分频电路包括锁存电路4，5，6，7，8，9和反相器电路3，10，11，12，13；以及与所述分频电路相连接的输出采样电路，所述输出采样电路包括锁存电路14，16，18，20和由反相器15，17，19，21构成的输出驱动电路；所述输入缓冲驱动电路的输出信号分别为ckn，ckp，其中，所述ckn连接锁存电路4，6，8，14，18的cn以及锁存电路5，7，9，16，20的cp；所述ckp连接锁存电路4，6，8，14，18的cp以及锁存电路5，7，9，16，20的cn。2.根据权利要求1所述的一种正交六分频电路，其特征在于，锁存电路4，5，6，7，8，9，14，16，18，20的电路相同，均包括2个PMOS管p1，p2以及两个NMOS管n1，n2；其中，所述PMOS管p1的源极接电源vdd漏极p2的源极，栅极和n2管的栅极接一起接到in端；所述PMOS管P2的栅极接端口cp，漏极和n1管的漏极接一起接到out端口；所述NMOS管n1的栅极接cn端口，源极接n2管的漏极，n2管的源极接地。3.根据权利要求2所述的一种正交六分频电路，其特征在于，锁存电路4的输出out通过连线d0接锁存电路5的in；锁存电路5的输出out通过连线d1接锁存电路6的in；锁存电路6的输出out通过连线d2接锁存电路7的in；锁...

【专利技术属性】
技术研发人员：邓建元，阮庆瑜，
申请(专利权)人：无锡泽太微电子有限公司，
类型：发明
国别省市：