一种通过牺牲氧化制造技术

本发明专利技术提供一种通过牺牲氧化

【技术实现步骤摘要】
一种通过牺牲氧化NANO
‑
P掺杂EPI钝化SiC MOS界面缺陷方法


[0001]本专利技术涉及半导体
，具体涉及一种通过牺牲氧化
NANO
‑
P
掺杂
EPI
钝化
SiC MOS
界面缺陷方法
。

技术介绍

[0002]第三代半导体材料碳化硅具有带隙宽
、
击穿场强高
、
热导率高
、
饱和电子迁移速率高
、
物理化学性能稳定等特性，可适用于高温，高频，大功率和极端环境
。
碳化硅具有更大的禁带宽度和更高的临界击穿场强
。
相比同等条件下的硅功率器件，碳化硅器件的耐压程度约为硅材料的
10
倍
。
另外，碳化硅器件的电子饱和速率较高
、
正向导通电阻小
、
功率损耗较低，适合大电流大功率运用，降低对散热设备的要求
。
相对于其它第三代半导体
(
如...

【技术保护点】

【技术特征摘要】
1.
一种通过牺牲氧化
NANO
‑
P
掺杂
EPI
钝化
SiC MOS
界面缺陷方法，其特征在于，包括：在富硅气相条件下，采用气相外延的方法在漂移层上方进行高剂量
P
离子注入形成纳米掺杂层；所述纳米掺杂层氧化形成二氧化硅；沉积金属电极
。2.
根据权利要求1所述的一种通过牺牲氧化
NANO
‑
P
掺杂
EPI
钝化
SiC MOS
界面缺陷方法，其特征在于，所述在富硅气相条件下，采用气相外延的方法在漂移层上方进行高剂量
P
离子注入形成纳米掺杂层包括：将衬底清洗烘干后，放在反应室的反应基座上；排除所述反应室中的空气；启动加热系统，调整所述反应室的温度至预设温度；往所述反应室通入硅源和碳源，进行纳米掺杂层外延生长；根据所需要的纳米掺杂层厚度确定生长时间；生长结束后取出外延片进行参数测试
。3.
根据权利要求2所述的一种通过牺牲氧化
NANO
‑
P
掺杂
EPI
钝化
SiC MOS
界面缺陷方法，其特征在于，所述往所述反应室通入硅源和碳源，进行纳米掺杂层外延生长包括：将硅源与碳源的比例调至3：
1。4.
根据权利要求1所述的一种通过牺牲氧化
NANO
‑
P
掺杂
EPI
钝化
SiC MOS
界面缺陷方法，其特征在于，所述纳米掺杂层氧化形成二氧化硅包括：在所述纳米掺杂层与
NO
和
O2反应过程中，根据所需二氧化硅的厚度生成所述纳米掺杂层，所述纳米掺杂层的厚度为所述二氧化硅的厚度的
30
％
‑
40
％
。5.
根据权利要求4所述的一种通过牺牲氧化
NANO
‑
P
掺杂
EPI
钝化
SiC MOS
界面缺陷方法，其特征在于，所述纳米掺杂层氧化形成二氧化硅包括：生成厚度为
100nm
的二氧化硅时消耗
46nm
的纳米掺杂层
。6.
根据权利要求2所述的一种通过牺牲氧化<...

【专利技术属性】
技术研发人员：乔凯，
申请(专利权)人：深圳天狼芯半导体有限公司，
类型：发明
国别省市：