一种非易失性触发器及非易失性触发器阵列制造技术

本申请提供了一种非易失性触发器及非易失性触发器阵列，该非易失性触发器包括：主从级触发器及非易失性存储单元；主从级触发器用于接收输入信号，并在时钟信号满足传输条件时，将输入信号传输至第一输出端和第二输出端；非易失性存储单元用以在接收到数据存储控制信号时，通过相应的增益单元将第一输出端和第二输出端上的数据进行存储；在接收到数据恢复信号时，通过相应的增益单元将存储数据恢复至第一输出端和第二输出端，通过增益单元能够放大铁电电容的极化翻转电荷，解决了现有先进工艺节点下，使用铁电存储器的方案，在面积越来越小时铁电电容的读取裕度小

【技术实现步骤摘要】
一种非易失性触发器及非易失性触发器阵列


[0001]本专利技术涉及电子电路
，具体涉及一种非易失性触发器及非易失性触发器阵列
。

技术介绍

[0002]随着物联网和人工智能的不断发展，对于物联网终端设备比如智能移动设备
、
可穿戴设备
、
传感器网络等等的低功耗要求越来越高
。
随着特征尺寸的减少和电路规模的增加，待机功耗成为影响总功耗的重要因素，尤其对于能源供应不稳定
、
频繁掉电重启的物联网设备
。
[0003]传统的非易失系统大多使用集中的
NVM(Non
‑
Volatile Memory
，非易失存储器
)
核保存片上
SRAM(Static Random
‑
Access Memory
，静态随机存取存储器
)
和
FF(Flip
‑
Flop
，触发器
)
中的数据，完全关闭系统来减少待机功耗
。
但该方式实现的是串行数据传输，备份和恢复速度慢，功耗高
。
而使用非易失性逻辑集成
SRAM、FF、TCAM(Ternary ContentAddressable Memory
，三态内容寻址存储器
)
和
NVM
器件在一个单元中，分别构成非易失性
SRAM
，非易失性
FF
和非易失性
TCAM
，能够使非易失性逻辑实现位到位
、
并行的数据传输，备份
/
恢复的速度快
、
功耗低，极大地降低了与断电操作相关的功耗和等待时间
。
[0004]现有的铁电存储器利用铁电不同极化状态存储数据“0”和“1”，通过铁电极化翻转电荷对
BL(
位线，
Bit Line)
上的电容充电，检测
BL
上的电压变化对铁电存储器进行读取
。
在先进工艺节点下，对于面积的要求越来越高，小尺寸铁电电容的读取裕度越来越小，读取的错误率增加而可靠性降低
。

技术实现思路

[0005]对此，本申请提供一种非易失性触发器及非易失性触发器阵列，以解决现有先进工艺节点下，使用铁电存储器的方案，在面积越来越小时铁电电容的读取裕度越来越小，读取错误率增加且可靠性降低的问题
。
[0006]为实现上述目的，本专利技术实施例提供如下技术方案：
[0007]本专利技术第一方面公开了一种非易失性触发器，包括：主从级触发器及非易失性存储单元；
[0008]其中，所述主从级触发器用于接收输入信号，并在时钟信号满足传输条件时，将所述输入信号传输至第一输出端和第二输出端；
[0009]所述非易失性存储单元用于在接收到数据存储控制信号时，通过相应的增益单元将所述第一输出端和所述第二输出端上的数据进行存储；在接收到数据恢复控制信号时，通过相应的增益单元将存储数据恢复至所述第一输出端和第二输出端
。
[0010]可选地，上述的非易失性触发器中，所述主从级触发器包括：主级触发器和从级触发器；
[0011]其中，所述主级触发器的输入端作为所述主从级触发器的输入端，接收所述输入
信号；所述主级触发器的输出端与所述从级触发器的输入端相连；
[0012]所述从级触发器的第一输出端作为所述主从级触发器的第一输出端；
[0013]所述从级触发器的第二输出端作为所述主从级触发器的第二输出端
。
[0014]可选地，上述的非易失性触发器中，所述主级触发器，包括：第一传输门
、
第二传输门
、
第一反相器及第二反相器；
[0015]其中，所述第一传输门的输入端作为所述主级触发器的输入端，所述第一传输门的输出端分别与所述第二传输门的输入端和所述第一反相器的输入端相连；
[0016]所述第二传输门的输出端与所述第二反相器的输出端相连，所述第一反相器的输出端与所述第二反相器的输入端相连，连接点作为所述主级触发器的输出端
。
[0017]可选地，上述的非易失性触发器中，所述从级触发器，包括：第三传输门
、
第四传输门
、
第三反相器及第四反相器；
[0018]其中，所述第三传输门的输入端作为所述从级触发器的输入端，所述第三传输门的输出端分别与所述第四传输门的输入端和所述第三反相器的输入端相连；
[0019]所述第三反相器的输出端与所述第四反相器的输入端相连，连接点作为所述从级触发器的第一输出端；
[0020]所述第四反相器的输出端与所述第四传输门的输出端相连，连接点作为所述从级触发器的第二输出端
。
[0021]可选地，上述的非易失性触发器中，所述主级触发器和所述从级触发器均为
CMOS
触发器
。
[0022]可选地，上述的非易失性触发器中，所述非易失性存储单元，包括：第一存储晶体管
、
第二存储晶体管
、
第一恢复晶体管
、
第二恢复晶体管
、
第一增益单元及第二增益单元；
[0023]其中，所述第一存储晶体管的漏极与所述第一恢复晶体管的漏极相连，连接点作为所述非易失性存储单元的第一输入端，与所述主从级触发器的第二输出端相连；
[0024]所述第一存储晶体管的源极与所述第一增益单元的第一输入端相连；所述第一恢复晶体管的源极与所述第二增益单元的第二输入端相连；
[0025]所述第二存储晶体管的漏极与所述第二恢复晶体管的漏极相连，连接点作为所述非易失性存储单元的第二输入端，与所述主从级触发器的第一输出端相连；
[0026]所述第二存储晶体管的源极与所述第二增益单元的第一输入端相连；所述第二恢复晶体管的源极与所述第一增益单元的第二输入端相连；
[0027]所述第一存储晶体管的栅极和所述第二存储晶体管的栅极接收所述数据存储控制信号；
[0028]所述第一恢复晶体管的栅极和所述第二恢复晶体管的栅极接收所述数据恢复控制信号
。
[0029]可选地，上述的非易失性触发器中，所述第一增益单元，包括：第一增益晶体管
、
第一存取晶体管及第一铁电电容；
[0030]其中，所述第一铁电电容的一端连接极板线，所述第一铁电电容的另一端分别与所述第一增益晶体管的源极和所述第一存取晶体管的栅极相连，连接点作为所述第一增益单元的第一输入端；
[0031]所述第一增益晶体管的栅极连接字线，所述第一增益晶体管的漏极连接位线；
[0032]所述第一存取晶体管的漏极作为所述第一增益单元的第二输入端，所述第一存储晶体管的源极接地...

【技术保护点】

【技术特征摘要】
1.
一种非易失性触发器，其特征在于，包括：主从级触发器及非易失性存储单元；其中，所述主从级触发器用于接收输入信号，并在时钟信号满足传输条件时，将所述输入信号传输至第一输出端和第二输出端；所述非易失性存储单元用于在接收到数据存储控制信号时，通过相应的增益单元将所述第一输出端和所述第二输出端上的数据进行存储；在接收到数据恢复控制信号时，通过相应的增益单元将存储数据恢复至所述第一输出端和第二输出端
。2.
根据权利要求1所述的非易失性触发器，其特征在于，所述主从级触发器包括：主级触发器和从级触发器；其中，所述主级触发器的输入端作为所述主从级触发器的输入端，接收所述输入信号；所述主级触发器的输出端与所述从级触发器的输入端相连；所述从级触发器的第一输出端作为所述主从级触发器的第一输出端；所述从级触发器的第二输出端作为所述主从级触发器的第二输出端
。3.
根据权利要求2所述的非易失性触发器，其特征在于，所述主级触发器，包括：第一传输门
、
第二传输门
、
第一反相器及第二反相器；其中，所述第一传输门的输入端作为所述主级触发器的输入端，所述第一传输门的输出端分别与所述第二传输门的输入端和所述第一反相器的输入端相连；所述第二传输门的输出端与所述第二反相器的输出端相连，所述第一反相器的输出端与所述第二反相器的输入端相连，连接点作为所述主级触发器的输出端
。4.
根据权利要求2所述的非易失性触发器，其特征在于，所述从级触发器，包括：第三传输门
、
第四传输门
、
第三反相器及第四反相器；其中，所述第三传输门的输入端作为所述从级触发器的输入端，所述第三传输门的输出端分别与所述第四传输门的输入端和所述第三反相器的输入端相连；所述第三反相器的输出端与所述第四反相器的输入端相连，连接点作为所述从级触发器的第一输出端；所述第四反相器的输出端与所述第四传输门的输出端相连，连接点作为所述从级触发器的第二输出端
。5.
根据权利要求2所述的非易失性触发器，其特征在于，所述主级触发器和所述从级触发器均为
CMOS
触发器
。6.
根据权利要求1所述的非易失性触发器，其特征在于，所述非易失性存储单元，包括：第一存储晶体管
、
第二存储晶体管
、
第一恢复晶体管
、

【专利技术属性】
技术研发人员：杨建国，李憬，刘明，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：