SRAM制造技术

一种

【技术实现步骤摘要】
SRAM器件的形成方法、以及掩膜版版图


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种
SRAM
器件的形成方法
、
以及掩膜版版图
。

技术介绍

[0002]随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小
。
为了适应工艺节点的减小
、
以及半导体器件高度集成化的发展，金属氧化物半导体
(MOS)
器件的关键尺寸也不断缩小，互连结构的间距也随之缩小至更小的尺寸，相应地，半导体器件的制作工艺也在不断的改进中，以满足人们对器件性能的要求
。
[0003]目前形成
MOS
器件互连结构的工艺中，通常采用切断
(Cut)
技术对条状互连结构进行切断，切断后的互连结构与不同的晶体管相对应，可以提高晶体管的集成度
。
此外，多个互连结构沿着延伸方向排列成一列时，通过采用切断技术，能够高精度地缩小互连结构切断后，断开的互连结构间的对接方向的间距
(Cut CD)。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种
SRAM
器件的形成方法
、
以及掩膜版版图，节约工艺成本，提高工艺效率
。
[0005]为解决上述问题，本专利技术实施例提供一种
SRAM
器件的形成方法，包括：提供基底，包括存储单元区，存储单元区包括中心对称的两个子单元区，子单元区包括沿第一方向相邻的传输门晶体管区和下拉晶体管区
、
以及沿第二方向与传输门晶体管区和下拉晶体管区相邻的上拉晶体管区，上拉晶体管区相邻设置，存储单元区的基底上形成有沿第二方向延伸
、
且沿第一方向排列的栅极结构，栅极结构两侧的基底中分别形成有第一源漏掺杂层和第二源漏掺杂层，下拉晶体管区和上拉晶体管区的第二源漏掺杂层位于栅极结构的同侧，且下拉晶体管区和上拉晶体管区的第二源漏掺杂层相较于第一源漏掺杂层更靠近传输门晶体管区，基底上还形成有覆盖栅极结构
、
第二源漏掺杂层和第一源漏掺杂层的介质层，第二方向垂直于第一方向；在相邻上拉晶体管区交界处，在第二源漏掺杂层之间的介质层上形成第一隔断层，第一隔断层还沿第一方向延伸至上拉晶体管区的栅极结构的上方；在相邻设置的上拉晶体管区的任一上拉晶体管区的第二源漏掺杂层顶部的介质层中，形成暴露第二源漏掺杂层的第一互连开口，第一互连开口还延伸至相邻设置的上拉晶体管区的另一上拉晶体管区的栅极结构顶部
、
并暴露相对应的栅极结构，存储单元区中的相邻第一互连开口通过第一隔断层实现隔离；在第一互连开口中形成共享插塞
。
[0006]相应的，本专利技术实施例还提供一种掩膜版版图，包括：存储单元区，存储单元区包括中心对称的两个子单元区，子单元区包括沿第一方向相邻的传输门晶体管区和下拉晶体管区
、
以及沿第二方向与传输门晶体管区和下拉晶体管区相邻的上拉晶体管区，上拉晶体管区相邻设置，第一方向垂直于第二方向；第一版图层，包括栅极图形，在存储单元区中沿第二方向延伸
、
且沿第一方向排列；第二版图层，包括分别位于栅极图形两侧的第一源漏掺
杂图形和第二源漏掺杂图形，下拉晶体管区和上拉晶体管区的第二源漏掺杂图形位于栅极图形的同侧，且下拉晶体管区和上拉晶体管区的第二源漏掺杂层相较于第一源漏掺杂层更靠近传输门晶体管区；第三版图层，包括第一隔断图形，位于相邻上拉晶体管区交界处，且位于第二源漏掺杂图形之间，第一隔断图形还沿第一方向延伸至上拉晶体管区的栅极图形上方；第四版图层，包括共享插塞图形，共享插塞图形包括位于任一上拉晶体管区的第二源漏掺杂图形上方的子开口图形
、
以及位于相邻上拉晶体管区的子开口图形之间且与子开口图形相连的过渡开口图形，子开口图形还延伸至另一上拉晶体管区的栅极图形上方，相连通的子开口图形和过渡开口图形构成共享插塞图形
。
[0007]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0008]本专利技术实施例提供的形成方法中，在任一上拉晶体管区中，在第二源漏掺杂层顶部的介质层中形成暴露第二源漏掺杂层的第一互连开口，上拉晶体管区的第一互连开口还延伸至另一上拉晶体管区的栅极结构顶部
、
并暴露相对应的栅极结构，存储单元区中的相邻第一互连开口通过第一隔断层实现隔离；本专利技术实施例中，形成第一互连开口的步骤中，存储单元区中的相邻的第一互连开口通过已形成的第一隔断层分隔开，有利于增大形成第一互连开口的工艺窗口，而且能够在同一步骤中，采用一张光罩同时形成相邻的第一互连开口，用于形成上拉晶体管区中的共享插塞，从而有利于节约工艺成本，提高工艺效率
。
附图说明
[0009]图1是一种
SRAM
器件对应的结构示意图；
[0010]图2至图
18
是本专利技术
SRAM
器件的形成方法一实施例中各步骤对应的结构示意图；
[0011]图
19
是本专利技术掩膜版版图一实施例的示意图
。
具体实施方式
[0012]目前
SRAM
器件的工艺成本有待节约，工艺效率有待提高
。
现结合一种
SRAM
器件分析其工艺成本有待节约，工艺效率有待提高的原因
。
[0013]图1是一种
SRAM
器件对应的结构示意图
。
[0014]参考图1，图1为
SRAM
器件的俯视图
。SRAM
器件包括存储单元区
10S
，存储单元区
10S
包括中心对称的两个子单元区
10C
，子单元区
10C
包括沿第一方向
(
如图1中
X
方向
)
相邻的传输门晶体管区
10G
和下拉晶体管区
10D、
以及沿第二方向
(
如图1中
Y
方向
)
与传输门晶体管区
10G
和下拉晶体管区
10D
相邻的上拉晶体管区
10U
，上拉晶体管区
10U
相邻设置，存储单元区
10S
的基底上形成有沿第二方向延伸
、
且沿第一方向排列的栅极结构
20
，栅极结构
20
两侧的基底中分别形成有第一源漏掺杂层
14
和第二源漏掺杂层
13
，下拉晶体管区
10D
和上拉晶体管区
10U
的第二源漏掺杂层
13
位于栅极结构
20
的同侧，且下拉晶体管区
10D本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种
SRAM
器件的形成方法，其特征在于，包括：提供基底，包括存储单元区，所述存储单元区包括沿第一方向相邻的传输门晶体管区和下拉晶体管区
、
以及沿第二方向与所述传输门晶体管区和下拉晶体管区相邻的上拉晶体管区，所述上拉晶体管区相邻设置，所述存储单元区的基底上形成有沿所述第二方向延伸
、
且沿所述第一方向排列的栅极结构，所述栅极结构两侧的基底中分别形成有第一源漏掺杂层和第二源漏掺杂层，所述下拉晶体管区和上拉晶体管区的第二源漏掺杂层位于所述栅极结构的同侧，且所述下拉晶体管区和上拉晶体管区的第二源漏掺杂层相较于所述第一源漏掺杂层更靠近所述传输门晶体管区，所述基底上还形成有覆盖所述栅极结构
、
第二源漏掺杂层和第一源漏掺杂层的介质层，所述第二方向垂直于所述第一方向；在相邻所述上拉晶体管区交界处，在所述第二源漏掺杂层之间的介质层上形成第一隔断层，所述第一隔断层还沿所述第一方向延伸至所述上拉晶体管区的栅极结构的上方；在相邻设置的所述上拉晶体管区的任一所述上拉晶体管区的所述第二源漏掺杂层顶部的介质层中，形成暴露所述第二源漏掺杂层的第一互连开口，第一互连开口还延伸至相邻设置的所述上拉晶体管区的另一所述上拉晶体管区的栅极结构顶部
、
并暴露相对应的所述栅极结构，所述存储单元区中的相邻所述第一互连开口通过所述第一隔断层实现隔离；在所述第一互连开口中形成共享插塞
。2.
如权利要求1所述的
SRAM
器件的形成方法，其特征在于，所述存储单元区的数量为多个，且在所述第一方向上的相邻所述存储单元区镜像分布；所述方法还包括：沿所述第一方向相邻的存储单元区交界处，在相邻两个第一源漏掺杂层之间的介质层上形成第二隔断层，所述第二隔断层沿所述第二方向延伸，形成所述第一互连开口的步骤中，沿所述第一方向相邻的存储单元区的第一互连开口通过所述第二隔断层实现隔离
。3.
如权利要求1所述的
SRAM
器件的形成方法，其特征在于，在所述第一互连开口中形成所述共享插塞之前，还包括：在所述栅极结构一侧的介质层中形成同时暴露所述下拉晶体管区和上拉晶体管区的第二源漏掺杂层的第二互连开口，在所述第二方向上相邻的所述第二互连开口通过所述第一隔断层实现隔离
。4.
如权利要求3所述的
SRAM
器件的形成方法，其特征在于，在同一步骤中形成所述第一互连开口和第二互连开口
。5.
如权利要求3所述的
SRAM
器件的形成方法，其特征在于，所述方法还包括：在所述第二互连开口中形成源漏插塞
。6.
如权利要求5所述的
SRAM
器件的形成方法，其特征在于，在同一步骤中形成所述共享插塞和所述源漏插塞
。7.
如权利要求1所述的
SRAM
器件的形成方法，其特征在于，形成所述第一互连开口的步骤包括：形成覆盖所述第一隔断层和介质层的掩膜层；图形化所述掩膜层，形成掩膜开口，所述掩膜开口包括位于任一所述上拉晶体管区的所述第二源漏掺杂层上方的子开口
、
以及位于相邻所述上拉晶体管区的子开口之间...

【专利技术属性】
技术研发人员：金吉松，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：