一种电子组装及其储存装置，电子组装包括一线路板以及多个接脚。线路板包括一叠合层以及多个接垫。叠合层具有一表面。接垫包括一对差动信号接垫，且这对差动信号接垫配置于叠合层的表面上。接脚分别焊接至线路板。接脚包括一对第一差动信号接脚以及一对第二差动信号接脚。本发明专利技术的电子组装的结构较为精简，可节省电子组装的制造成本。
【技术实现步骤摘要】
本专利技术有关于一种电子组装及其应用，且特别有关于一种适用于通用串行总线 (Universal Serial Bus, USB)架构的电子组装及其应用。
技术介绍
通用串行总线3.0 (USB 3.0)是一种从USB 2. 0所发展出来的信号传输规格，其传 输速率可达到5G bps，而传统USB 2. 0的传输速率则仅有480M bps。目前USB 3. 0电连接 器已确定可相容于USB 2.0电连接器，意即USB 3.0采用了与USB 2.0相同的电连接器结 构，并增加了多根用来提供USB 3.0功能的接脚。因此，在基于USB 2.0的电连接器结构下， 需要提出USB 3. 0电连接器结构，以符合需求。
技术实现思路
本专利技术提供一种电子组装及其应用，其结构较为精简，且可节省电子组装的制造 成本。本专利技术提供一种电子组装，其包括一线路板以及多个接脚。线路板具有一叠合层 以及多个接垫。叠合层具有一表面。接垫包括一对差动信号接垫，且这对差动信号接垫配 置于叠合层的表面上。接脚分别焊接至线路板。接脚包括一对第一差动信号接脚以及一对 第二差动信号接脚。本专利技术更提供一种储存装置，其包括一线路板、多个接脚、一控制芯片以及一储存 芯片。线路板包括一叠合层以及多个接垫。叠合层具有一表面。接垫包括一对差动信号接 垫，且这对差动信号接垫配置于叠合层的表面上。接脚分别焊接至线路板。接脚包括一对 第一差动信号接脚以及一对第二差动信号接脚。控制芯片安装至线路板的叠合层。储存芯 片安装至线路板的叠合层。基于上述，由于本专利技术的电子组装及其应用是通过线路板的最接近叠合层的表面 的图案化金属层直接形成多个接垫，因此本专利技术的电子组装的结构较为精简，可节省电子 组装的制造成本。附图说明图1A为本专利技术的一实施例的一种电子组装的示意图。图1B为图1A的电子组装的局部剖面示意图。图1C为本专利技术所适用的插座连接器的示意图。图1D为图1C的插座连接器的局部剖面示意图。图1E为图1A的接脚封装于绝缘壳体内的示意图。图2A为图1C的插座连接器插接至图1A的电子组装的示意图。图2B为图1C的插座连接器插接至图1A的电子组装的局部剖面示意图。图3A为本专利技术的一实施例的储存装置的方块示意图。图3B至图3G为本专利技术的多个实施例的储存装置的剖面示意图。 具体实施例方式为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式 作详细说明如下。本专利技术所提出的电子组装可适用于USB 3.0架构。在本专利技术应用于USB 3. 0架构 中，相较现有的USB 2.0以及USB 3.0适用的线路板而言，本专利技术是通过最接近线路板表面 的图案化金属层直接形成多个接垫，这些接垫例如是支持USB 1. 0架构或USB2. 0架构的接 垫。此外，本专利技术于线路板上也包括多接接脚，其例如是五根支持USB 3.0架构的接脚，其 中四根接脚用于一传送差动信号对(transmitting differential signal pair)及一接收 差动信号对(receiving differential signal pair)，而第五根接脚则用于接地功能。简 言之，本专利技术的电子组装是将支持不同架构的接垫与接脚进行整合以精简于同一个线路板 上。以下将利用多个不同的实施例来分别且详细说明电子组装的设计。图1A为本专利技术的一实施例的一种电子组装的示意图。图1B为图1A的电子组装的 局部剖面示意图。图1C为本专利技术所适用的插座连接器的示意图。图1D为图1C的插座连 接器的局部剖面示意图。请先同时参考图1A与图1C，在本实施例中，电子组装100适用于 连接至一插座连接器10，此插座连接器10例如是支持USB 3.0架构的插座连接器10。此 处所述的电子组装100与插座连接器10相连接的部分可视为一插头端(Plug)，而插座连接 器10可视为一插座端(Receptacle)。详细来说，请先参考图1C与图1D，本实施例所述的可应用于USB 3. 0架构的插座 连接器10包括一接脚列20及另一与接脚列20相并排的接脚列30。接脚列20包括一对差 动信号接脚22、另一对差动信号接脚24及一位于这两对差动信号接脚22及24之间的接地 接脚26。在本实施例中，这对差动信号接脚22例如为USB 3. 0架构中的一对接收差动信号 接脚端Rx+及Rx_，其接收来自插头端的传送差动信号接脚端Tx+及Tx_的信号；而另一对差 动信号接脚24例如为USB 3. 0架构中的一对传送差动信号接脚端Tx+及Tx_，其传送信号至 插头端的接收差动信号接脚端Rx+及Rx_。接脚列30包括一接地接脚32、一电源接脚34及 一对位于接地接脚32及电源接脚34之间的差动信号接脚36。此外，这对差动信号接脚36 例如为可支持USB 1.0架构或USB 2.0架构的一对传送/接收差动信号接脚端D+及D_。请参考图1A与图1B，本实施例的电子组装100包括一线路板110以及多个接脚 120。线路板110具有一叠合层112、多个贯孔114以及多个接垫116。在本实施例中，叠合 层112具有一表面112a，且此叠合层112例如是由多个介电层112b以及多个与介电层交互 叠合的图案化金属层112c所构成，其中这些图案化金属层112c可通过导孔(via)112d而 彼此电性连接。这些贯孔114贯穿叠合层112。这些接垫116包括一对差动信号接垫116a、 一接地接垫116b以及一电源接垫116c。这对差动信号接垫116a、接地接垫116b与电源接 垫116c皆配置于叠合层112的表面112a上，且这对差动信号接垫116a位于接地接垫116b 与电源接垫116c之间。值得一提的是，本实施例的这些接垫116是由最接近叠合层112的 表面112a的一图案化金属层112c所形成。这些接脚120分别焊接至线路板110的这些贯孔114中，其中这些接脚120包括一对第一差动信号接脚122、一对第二差动信号接脚124以及一接地接脚126。这对第一差 动信号接脚122与这对第二差动信号接脚124在叠合层112的表面112a的正投影与这对 差动信号接垫116a于叠合层112的表面112a上的正投影不重叠。也就是说，这对第一差 动信号接脚122、这对第二差动信号接脚124以及这对差动信号接垫116a呈交错排列。此 夕卜，接地接脚126位于这对第一差动信号接脚122与这对第二差动信号接脚124之间。在本实施例中，这对差动信号接垫116a例如为支持USB 1.0架构或USB 2. 0架构 的一对传送/接收差动信号端D+及D—。一般来说，传送/接收差动信号端(D+及D_)为一 半双功传输模式，亦即信号的传送或接收只能择一进行。意即，当进行数据传送时，就无法 进行数据接收，而当进行数据接收时，就无法进行数据传送。此外，这对第一差动信号接脚122例如为USB3. 0架构中的一对传送差动信号端 Tx+及Tx-，而这对第二差动信号接脚124为USB 3. 0架构中的一对接收差动信号端R/及Rx_。 在USB 3.0架构中，传送差动信号端(Tx+及Tx-)与接收差动信号端(民+及艮―)为一全双功 传输模式，亦即信号的传送或接收可以直接进行。在此必须说明的是，这对第一差动信号接 脚本文档来自技高网...
【技术保护点】
一种电子组装，其特征在于，包括：一线路板，包括一叠合层以及多个接垫，其中该叠合层具有一表面，而所述接垫包括一对差动信号接垫，且该对差动信号接垫配置于该叠合层的该表面上；以及多个接脚，焊接至该线路板，其中所述接脚包括一对第一差动信号接脚以及一对第二差动信号接脚。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：李胜源，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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