一种基于制造技术

一种基于

【技术实现步骤摘要】
一种基于TDC的数字相关双采样单斜式ADC装置及模数转换方法


[0001]本专利技术涉及
CMOS
图像传感器中的读出电路
，特别涉及一种基于
TDC
的数字相关双采样单斜式
ADC
装置及模数转换方法
。

技术介绍

[0002]随着
CMOS
图像传感器的不断发展，各应用条件下对于高分辨率和高帧率的需求越来越来越广泛，大面阵和高帧率逐渐成为
CMOS
图像传感器研究热点
。
而在
CMOS
图像传感器中，面阵大小和帧率两者之间相互制约，要达到大面阵和高帧率的特性，需要从读出电路入手，读出电路在完成模拟像素电平的处理速度对帧率起到了至关重要的作用，而读出电路的各个组成部件是全流水运行的，在所有组成部件中，列级
ADC(Analog
‑
to
‑
Digital Converter
，模数转换
)
的转换速度最慢，于是列级
ADC
的转换速度直接决定了
CMOS
图像传感器读出电路的处理速度，进而限制了
CMOS
图像传感器大面阵
、
高帧率的应用需求，因此，列级
ADC
的转换速度对于
CMOS
图像传感器实现大面阵
、
高帧率的性能需求有关键作用
。
而针对
CMOS
图像传感器中的列接
ADC
，单斜式
ADC
由于结构简单，低功耗，面积小
、
线性度高和便于列级复用的优点而被广泛应用，而单斜式
ADC
存在的最大问题就是转换速度太慢，因此提升单斜式
ADC
的转换速度对于
CMOS
图像传感器大面阵
、
高帧率的应用需求具有重要意义
。
[0003]当前针对于提升单斜式
ADC
转换速率的方法主要有采用两步式架构
、
采用
SARADC
和单斜式
ADC
融合架构
。
采用两步式架构可以大幅度提升转换速率，然而由于粗量化过程完成之后细量化开始之前需要利用电容存储粗量化过程中比较器反转时刻的斜坡电压值，且完成这个存储过程中存在开关管的沟道电荷注入和时钟馈通，导致存储的电压受到很大程度的的影响，给转换结果带来很大的非线性，严重影响转化精度
。
采用
SARADC
和单斜式
ADC
融合架构可充分利用
SARADC
的高转换速率特性来提高整体的转换速率，但是由于
SARADC
结构较为复杂，会带来较大的功耗和面积消耗，这在列级应用中存在很大的局限性
。

技术实现思路

[0004]为了克服上述现有技术的缺点，本专利技术的目的在于提供一种基于
TDC
的数字相关双采样单斜式
ADC
装置及模数转换方法，采用经典单斜式架构，在此基础上基于
TDC
模块
(Time
‑
to
‑
Digital Converter
，时间数字转换器
)
进一步对原本
12bits
的粗量化结果再进行
2bits
细量化处理，使得整体达到
14bits
精度；由于粗量化和细量化是同步进行的，因此整体而言相当于
12bits
的量化时间内完成了
14bits
的数据量化，从而提升了速度，同时采用双向计数器和相应的逻辑单元相配合在不消耗额外存储和数字处理单元的前提下实现了数字相关双采样
。
[0005]为了实现上述目的，本专利技术采取的技术方案如下：
[0006]一种基于
TDC
的数字相关双采样单斜式
ADC
装置，包括比较器
CMP、TDC
模块
、
双向计数器
、
外围控制逻辑：
[0007]所述比较器
CMP
用于接收
VREF
参考电压信号或
VSIG
输入信号，以及
VRAMP
斜坡信号，并通过将
VREF
参考电压信号或
VSIG
输入信号与
VRAMP
斜坡信号比较，控制比较器翻转；
[0008]所述
TDC
模块用于完成
VREF
参考电压信号量化过程中和
VSIG
输入信号量化过程中低
2bits
的细量化，并将结果进行处理和输出；
[0009]所述双向计数器为
12bits
计数器，用于在
VREF
参考电压信号量化过程中进行向下计数，以及在
VSIG
输入信号量化过程中进行向上计数，完成高
12bits
的量化；
[0010]所述外围控制逻辑用于
ADC
量化过程中控制各个模块完成整体的量化功能
。
[0011]进一步的，所述比较器
CMP
的同相输入端在
VREF
参考电压信号量化阶段接入
VREF
参考电压信号，在
VSIG
输入信号量化阶段接入
VSIG
输入信号；反相输入端接入
VRAMP
斜坡信号；输出
VREF
参考电压信号和
VSIG
输入信号电平的比较结果
。
[0012]进一步的，所述
TDC
模块包括时钟处理器
、SUBTRACTOR
减法器
、
与门
A4、
与门
A5、
触发器
D2、D3、D4、D5
，触发器
D2
和
D3
用于存储
VREF
参考电压信号的
2bits
细量化结果，触发器
D4
和
D5
用于存储
VSIG
输入信号的
2bits
细量化结果
。
[0013]进一步的，所述双向计数器由多个
JK
触发器
JK1、JK2、......
组成，用于对输入信号进行计数，从而完成量化过程
。
[0014]进一步的，所述外围控制逻辑包括与门
A1、
与门
A2、
与门
A3、
或门
O1、
或门
O2、
或本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种基于
TDC
的数字相关双采样单斜式
ADC
装置，其特征在于：包括比较器
CMP、TDC
模块
、
双向计数器
、
外围控制逻辑：所述比较器
CMP
用于接收
VREF
参考电压信号或
VSIG
输入信号，以及
VRAMP
斜坡信号，并通过将
VREF
参考电压信号或
VSIG
输入信号与
VRAMP
斜坡信号比较，控制比较器翻转；所述
TDC
模块用于完成
VREF
参考电压信号量化过程中和
VSIG
输入信号量化过程中低
2bits
的细量化，并将结果进行处理和输出；所述双向计数器为
12bits
计数器，用于在
VREF
参考电压信号量化过程中进行向下计数，以及在
VSIG
输入信号量化过程中进行向上计数，完成高
12bits
的量化；所述外围控制逻辑用于
ADC
量化过程中控制各个模块完成整体的量化功能
。2.
根据权利要求1所述的一种基于
TDC
的数字相关双采样单斜式
ADC
装置，其特征在于，所述比较器
CMP
的同相输入端在
VREF
参考电压信号量化阶段接入
VREF
参考电压信号，在
VSIG
输入信号量化阶段接入
VSIG
输入信号；反相输入端接入
VRAMP
斜坡信号；输出
VREF
参考电压信号和
VSIG
输入信号电平的比较结果
。3.
根据权利要求1所述的一种基于
TDC
的数字相关双采样单斜式
ADC
装置，其特征在于，所述
TDC
模块包括时钟处理器
、SUBTRACTOR
减法器
、
与门
A4、
与门
A5、
触发器
D2、D3、D4、D5
，触发器
D2
和
D3
用于存储
VREF
参考电压信号的
2bits
细量化结果，触发器
D4
和
D5
用于存储
VSIG
输入信号的
2bits
细量化结果
。4.
根据权利要求1所述的一种基于
TDC
的数字相关双采样单斜式
ADC
装置，其特征在于，所述双向计数器由多个
JK
触发器
JK1、JK2......
组成，用于对输入信号进行计数，从而完成量化过程
。5.
根据权利要求1所述的一种基于
TDC
的数字相关双采样单斜式
ADC
装置，其特征在于，所述外围控制逻辑包括与门
A1、
与门
A2、
与门
A3、
或门
O1、
或门
O2、
或门
O3、
非门
I1、
非门
I2、
非门
I3、RST
复位信号
、RST_ADDER
信号
、RST_D
信号
、CLK
原始时钟信号和
CLK1
延时时钟信号
、CTRL_VREF
控制参考电压信号和
CTRL_VSIG
控制输入信号
、CRTL_CLK_TDC
控制
TDC
时钟信号
、TDC_CDS_CTRL
时钟脉冲信号：所述与门
A1、
与门
A2、
与门
A3
用于对与门输入信号进行与运算，所述或门
O1、
或门
O2、
或门
O3
用于对或门输入信号进行或运算，所述非门
I1、
非门
I2、
非门
I3
用于对非门输入信号进行非运算；所述
RST
复位信号用于每次量化开始之前对双向计数器和
TDC
模块进行复位清零操作；所述
RST_ADDER
信号用于将
Ramp_L
信号用于控制双向计数器在
VRAMP
斜坡信号量化过程完成之后到
VSIG
输入信号开始量化之前的这段安全时间内停止计数；所述
RST_D
信号是由
Ramp_L
信号和
RST
经过或逻辑得到的，是为了在
VREF
参考电压信号量化完成之后，触发器
D1
能够正确被置为高电平，从而保证计数器的计数时机的正确性；所述
CLK
和
CLK1
是两个时钟信号，其中
CLK
是原始时钟信号，
CLK1
是在
CLK
原始时钟信号基础上延迟
1/4
个时钟周期得到的延时时钟信号，用于
TDC
模块完成
2bits
的细量化；所述
VREF
参考电压信号和
CTRL_VSIG
控制输入信号用于控制
TDC
模块分别记录在
VREF
参考电压信号和
VSIG
输入信号量化阶段过程中比较器翻转时刻对应的最低
2bits
细量化码值；所述
CRTL_CLK_TDC TDC
模块时钟控制信号用于在最后低
2bits
进行
CDS
时关掉计数器
时钟；所述
TDC_CDS_CTRL
时钟脉冲信号用于在最后低
2bits
进行
CDS
时产生给计数器产生一个脉冲计数时钟脉冲
。6.
一种基于
TDC
的数字相关双采样单斜式
ADC
装置的模数转换方法，其特征在于，包括以下步骤：步骤1：
VREF
参考电压信号的量化，
VREF
参考电压信号和
VRAMP
斜坡信号通过比较器比较，计数器向下开始计数，当比较器发生翻转时，计数器停止计数，同时
TDC
模块中用于存储最低
2bitsTDC
模块细量化结果的触发器捕捉到比较器翻转，将此时的结果存储在双向触发器的输出端，计数器被置为向上计数模式并保持原来计数值不变；步骤2：
VSIG
输入信号的量化，
VSIG
输入信号和
VRAMP
斜坡信号通过比较器比较，计数器向上开始计数，当比较器发生翻转时，计...

【专利技术属性】
技术研发人员：孔龙，杨卫涛，蔺孝堃，杨猛，马豪，江鹏，吴龙胜，王斌，时光，刘欢，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：