一种板贴内存形式的制造技术

本发明专利技术实施例公开一种板贴内存形式的

【技术实现步骤摘要】
一种板贴内存形式的DDR扩展电路的设计方法及设备


[0001]本专利技术涉及嵌入式高速数字电路设计领域
。
更具体地，涉及一种板贴内存形式的
DDR
扩展电路的设计方法及设备
。

技术介绍

[0002]随着雷达
、
通信和声纳信号处理的快速发展，对嵌入式信号处理的
VPX 6U
标准尺寸硬件计算平台的要求越来越高
。
目前，业内已经开始大量使用
Intel Xeon D2183
系列服务器芯片进行嵌入式计算平台的硬件设计中，同时对
DRAM
的存储容量和速率的要求也越来越高
。
[0003]然而，在嵌入式使用场景，由于产品的尺寸
、
功耗和可靠性的限制，在使用
Xeon D2183
系列服务器芯片进行硬件集成设计时，不能使用
DIMM
内存条的方式进行内存的扩展
。
[0004]因此，亟需提出一种硬件设计方法来解决现有的
Xeon D2183
系列处理器在
VPX 6U
标准尺寸下硬件集成应用时，存在由于尺寸
、
功耗和可靠性限制导致传统的
DDR4
的
RDIMM
卡集成不到板卡的问题
。

技术实现思路

[0005]本专利技术的目的在于提供一种板贴内存形式的
DDR
扩展电路的设计方法及设备，以解决现有技术存在的问题中的至少一个
。
[0006]为达到上述目的，本专利技术采用下述技术方案：
[0007]本专利技术第一方面提供了一种板贴内存形式的
DDR
扩展电路的设计方法，该方法包括
[0008]根据中央处理器对读写带宽的要求计算
DDR
颗粒的最高访问速度，并根据所述最高访问速度确定所述
DDR
颗粒的类型；
[0009]根据所述中央处理器对存储容量的要求计算所述
DDR
颗粒的数量和位宽，并计算所述
DDR
颗粒的最小数据速率；
[0010]根据所述
DDR
颗粒的类型和所述最小数据速率确定时钟缓存寄存器芯片的型号，并根据所述存储容量设计所述时钟缓存寄存器芯片的电路拓扑；
[0011]设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述
DDR
颗粒的布局布线；
[0012]根据
DDR
扩展电路的电路拓扑和所述
DDR
颗粒的数量计算所需功耗，并根据所述功耗设计电源模块
。
[0013]可选地，所述根据中央处理器对读写带宽的要求计算
DDR
颗粒的最高访问速度，根据所述最高访问速度确定所述
DDR
颗粒的类型包括
[0014]根据所述中央处理器的外部接口的最高数据带宽计算所述
DDR
颗粒的最大峰值数据带宽；
[0015]根据所述最大峰值数据带宽选择所述
DDR
颗粒的类型包括选用所述
DDR
颗粒为
DDR4
颗粒
。
[0016]可选地，所述根据所述中央处理器对存储容量的要求计算所述
DDR
颗粒的数量和位宽包括
[0017]通过复制的方式实现至少4个通道的
64
位扩展和带纠错码的
DDR
存储扩展；其中每个所述通道实现最大
8GB
的
64
位扩展和带纠错码的
DDR
存储扩展；
[0018]根据所述每个所述通道实现最大
8GB
的
64
位扩展和带纠错码的
DDR
存储扩展，选择
DDR
颗粒的位宽
、
容量和数量包括选用至少9个位宽为8位且容量为
1GB
的
DDR4
颗粒
。
[0019]可选地，所述计算所述
DDR
颗粒的最小数据速率包括
[0020]根据所述外部接口的最高数据带宽小于等于所述
DDR
颗粒的数据带宽，计算所述
DDR
颗粒的读写数据速率；
[0021]根据所述读写数据速率和所述外部接口的
20
％的协议开销以及所述
DDR
颗粒的类型，计算所述
DDR
颗粒的最小数据速率
。
[0022]可选地，所述根据所述
DDR
颗粒的类型和所述最小数据速率确定时钟缓存寄存器芯片的型号包括
[0023]所述时钟缓存寄存器芯片所支持的数据速率的范围在
1333MT/s
‑
3200MT/s。
[0024]可选地，所述设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述
DDR
颗粒的布局布线包括
[0025]通过所述中央处理器的
I2C
总线实现对所述串行表象探测芯片的配置和温度信息的读取，以及对存储在所述串行表象探测芯片中的所述时钟缓存寄存器芯片的配置参数进行读取和修改
。
[0026]可选地，所述设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述
DDR
颗粒的布局布线还包括
[0027]将所述
DDR
颗粒
、
所述串行表象探测芯片和所述时钟缓存寄存器芯片设置在所述印制电路板的正面；
[0028]将所述中央处理器中控制器的地址
、
命令
、
时钟和控制信号线的扇出位置和所述时钟缓存寄存器芯片对应设置；
[0029]将多个所述
DDR
颗粒沿第一方向依次排列，其中沿所述第一方向排列的第一个
DDR
颗粒用于传输纠错码信号；
[0030]将所述时钟缓存寄存器芯片沿所述第一方向设置在多个所述
DDR
颗粒的中间位置
。
[0031]可选地，所述设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述
DDR
颗粒的布局布线还包括
[0032]将多个所述
DDR
颗粒按照
FLY
‑
BY
拓扑进行布线设计，且所述地址
、
命令
、
时钟和控制信号线的端接电阻设置在所述
FLY
‑
BY
拓扑的末端；其中
[0033]所述
FLY
‑...

【技术保护点】

【技术特征摘要】
1.
一种板贴内存形式的
DDR
扩展电路的设计方法，其特征在于，该方法包括根据中央处理器对读写带宽的要求计算
DDR
颗粒的最高访问速度，并根据所述最高访问速度确定所述
DDR
颗粒的类型；根据所述中央处理器对存储容量的要求计算所述
DDR
颗粒的数量和位宽，并计算所述
DDR
颗粒的最小数据速率；根据所述
DDR
颗粒的类型和所述最小数据速率确定时钟缓存寄存器芯片的型号，并根据所述存储容量设计所述时钟缓存寄存器芯片的电路拓扑；设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述
DDR
颗粒的布局布线；根据
DDR
扩展电路的电路拓扑和所述
DDR
颗粒的数量计算所需功耗，并根据所述功耗设计电源模块
。2.
根据权利要求1所述的板贴内存形式的
DDR
扩展电路的设计方法，其特征在于，所述根据中央处理器对读写带宽的要求计算
DDR
颗粒的最高访问速度，根据所述最高访问速度确定所述
DDR
颗粒的类型包括根据所述中央处理器的外部接口的最高数据带宽计算所述
DDR
颗粒的最大峰值数据带宽；根据所述最大峰值数据带宽选择所述
DDR
颗粒的类型包括选用所述
DDR
颗粒为
DDR4
颗粒
。3.
根据权利要求2所述的板贴内存形式的
DDR
扩展电路的设计方法，其特征在于，所述根据所述中央处理器对存储容量的要求计算所述
DDR
颗粒的数量和位宽包括通过复制的方式实现至少4个通道的
64
位扩展和带纠错码的
DDR
存储扩展；其中每个所述通道实现最大
8GB
的
64
位扩展和带纠错码的
DDR
存储扩展；根据所述每个所述通道实现最大
8GB
的
64
位扩展和带纠错码的
DDR
存储扩展，选择
DDR
颗粒的位宽
、
容量和数量包括选用至少9个位宽为8位且容量为
1GB
的
DDR4
颗粒
。4.
根据权利要求3所述的板贴内存形式的
DDR
扩展电路的设计方法，其特征在于，所述计算所述
DDR
颗粒的最小数据速率包括根据所述外部接口的最高数据带宽小于等于所述
DDR
颗粒的数据带宽，计算所述
DDR
颗粒的读写数据速率；根据所述读写数据速率和所述外部接口的
20
％的协议开销以及所述
DDR
颗粒的类型，计算所述
DDR
颗粒的最小数据速率
。5.
根据权利要求4所述的板贴内存形式的
DDR
扩展电路的设计方法，其特征在于，所述根据所述
DDR
颗粒的类型和所述最小数据速率确定时钟缓存寄存器芯片的型号包括所述时钟缓存寄存器芯片所支持的数据速率的范围在
1333MT/s
‑
3200MT/s。6.
根据权利要求5所述的板贴内存形式的
DDR
扩展电路的设计方法，其特征在于，所述设计串行表象探测芯片的电路拓扑并根据所述时钟缓存寄存器芯片的电路拓扑设计印制电路板和所述
DDR
颗粒的布局布线包括通过所述中央处理器的
I2C
总线实现...

【专利技术属性】
技术研发人员：程晓飞，贾振月，邬剑铭，王凯，
申请(专利权)人：北京无线电测量研究所，
类型：发明
国别省市：