一种基于制造技术

本发明专利技术公开了一种基于

【技术实现步骤摘要】
一种基于FPGA的总线通信方法及系统


[0001]本专利技术涉及
FPGA
通信
，具体是涉及一种基于
FPGA
的总线通信方法及系统
。

技术介绍

[0002]目前
FPGA
板间通信低速方案一般包含时钟线
clk、read、write、addr、data_rx、data_tx,
其中
addr
和
data
信号位宽根据数据传输配置确定，例如一个数据位宽为
mbit
，地址位宽
nbit
的双向总线接口配置，具体如下表1中所示
。
[0003]表1双向总线接口配置
[0004]outputClk,outputWr,outputrd,output[n
‑
1:0]Addr,output[m
‑
1:0]Data_tx,input[m
‑
1:0]Data_rx
，
[0005]这种总线的优点是并口带宽高，控制简单，传输稳定，但也具有一定的技术问题需要解决：如果需要设置的通信通道较多，需要布置的信号通道线较多，在
FPGA
之间占用了很多硬件管脚，对于硬件资源有限的电路设计情况下，总线布线无法布置；数据位宽受限，数据位宽只能
m
，地址位宽受限，地址位宽只能是
n
，对通信数据的要求和格式形成限制，从而不同的通信数据位要求需要同时布局多个硬件资源通道，使得总线布局的难度增大
。

技术实现思路

[0006]因此，针对现有技术的以上缺陷或改进需求中的至少一点，因此，为了解决传统通信总线需要太多信号线
、
地址数据位宽受限的问题，本专利技术提出一种
FPGA
间复合型总线通信方法及系统
。
能够用尽可能少的信号线，降低硬件布线难度，实现高效率通信
。
[0007]本专利技术公开了一种基于
FPGA
的总线通信方法，其特征在于，上述方法包括如下步骤：
[0008]从写数据线接口或读数据线接口所传输的数据中解析当前通信信息为读数据或写数据；
[0009]从地址总线接口所传输的数据中解析出地址信息及数据信息；
[0010]依据所述读数据或写数据信息调用相应的数据总线接口，并依据所述数据信息对应执行发送数据或接收数据
。
[0011]进一步地，所述发送数据或接收数据依据所述时钟线接口中传输的时钟信息，在所述相应的数据总线接口传输
。
[0012]进一步地，所述地址总线接口为地址位为
m、
数据位宽为的
m*x
总线通信，其中
x
为依据数据编码规则下的任意正整数
。
[0013]进一步地，所述地址信息依据所述时钟线接口中传输的时钟信息先被解析，之后相应执行数据信息的发送或接收
。
[0014]进一步地，在两个
FPGA
之间，所述地址总线接口为选自地址位线中的其中一个
。
[0015]本专利技术公开了一种基于
FPGA
的总线通信系统，其特征在于，所述系统包括：
[0016]在两个
FPGA
的引脚之间被配置为：
[0017]一数据线接口，用于指示出当前通信信息为读数据或写数据；
[0018]一地址总线接口，用于指示第一时间序列的地址信息及第二时间序列的数据信息；
[0019]读数据总线接口，用于实现读数据的传输；
[0020]写数据总线接口，用于实现写数据的传输
。
[0021]进一步地，一时钟线接口，所述读数据或写数据依据所述时钟线接口中传输的时钟信息，在所述相应的数据总线接口传输
。
[0022]进一步地，所述地址总线接口为地址位为
m、
数据位宽为的
m*x
总线通信，其中
x
为依据数据编码规则下的任意正整数
。
[0023]进一步地，所述数据线接口为写数据线接口或读数据线接口中的其中之一
。
[0024]进一步地，所述地址总线接口为选自地址位线中的其中一个
。
[0025]总体而言，通过本专利技术构思的以上技术方案与现有技术相比，能够取得下列有益效果：
[0026]按照本专利技术实现的复合型总线通信方法及系统，使得通信总线的信号线数量得到了极大的减少，大大降低了硬件设计及布线的的难度
。
并且由于这种总线复用
、
数据串行发送的特点，使得数据位的位宽配置非常灵活，能够显著提高硬件布线在不同数据位传输要求下的适应性
。
附图说明
[0027]图1是按照本专利技术实现的基于
FPGA
的总线通信方法的流程示意图；
[0028]图2是按照本专利技术实现的基于
FPGA
的总线通信系统的其中写时序的组成示意图；
[0029]图3是按照本专利技术实现的基于
FPGA
的总线通信系统的其中读时序的组成示意图
。
具体实施方式
[0030]为了使本专利技术的目的
、
技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明
。
应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术
。
此外，下面所描述的本专利技术各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合
。
[0031]如图1中所示，本专利技术公开了一种基于
FPGA
的总线通信方法，包括如下步骤：
[0032]从写数据线接口
wr
或读数据线接口
rd
所传输的数据中解析当前通信信息为读数据或写数据；从地址总线接口
Addr_data
所传输的数据中解析出地址信息及数据信息；依据读数据或写数据信息调用相应的数据总线接口
Data_tx、Data_rx
，并依据数据信息对应执行发送数据或接收数据
。
[0033]发送数据或接收数据依据时钟线接口中传输的时钟信息，在相应的数据总线接口
传输
。
[0034]地址信息依据时钟线接口中传输的时钟信息先被解析，之后相应执行数据信息的发送或接收
。
[0035]在两个
FPGA
之间，地址总线接口为选自地址位线中的其中一个
。
[0036]具体来说，在硬件的实施上，本专利技术中
FPGA
的两片之间的引脚之间被配置为：
[0037]一数据线接口
wr_rd
，用于指示出当前通信信息为读数据或写数据；...

【技术保护点】

【技术特征摘要】
1.
一种基于
FPGA
的总线通信方法，其特征在于，上述方法包括如下步骤：从写数据线接口或读数据线接口所传输的数据中解析当前通信信息为读数据或写数据；从地址总线接口所传输的数据中解析出地址信息及数据信息；依据所述读数据或写数据信息调用相应的数据总线接口，并依据所述数据信息对应执行发送数据或接收数据
。2.
根据权利要求1所述的基于
FPGA
的总线通信方法，其特征在于，所述发送数据或接收数据依据所述时钟线接口中传输的时钟信息，在所述相应的数据总线接口传输
。3.
根据权利要求1或2所述的基于
FPGA
的总线通信方法，其特征在于，所述地址总线接口为地址位为
m、
数据位宽为的
m*x
总线通信，其中
x
为依据数据编码规则下的任意正整数
。4.
根据权利要求1或2所述的基于
FPGA
的总线通信方法，其特征在于，所述地址信息依据所述时钟线接口中传输的时钟信息先被解析，之后相应执行数据信息的发送或接收
。5.
根据权利要求1或2所述的基于
FPGA
的总线通信方法，其特征在于，在两个
FPGA
之间，所述地址总线接口为选自地址位线中的其中...

【专利技术属性】
技术研发人员：张魁，阳芬，杨威，杨守平，
申请(专利权)人：武汉精测电子集团股份有限公司，
类型：发明
国别省市：