一种基于制造技术

本发明专利技术涉及一种基于

【技术实现步骤摘要】
一种基于FPGA的加速度计频率无损采集方法


[0001]本专利技术属于惯性导航装置信号采集
，具体涉及一种基于
FPGA
的加速度计频率无损采集方法
。

技术介绍

[0002]在惯性导航装置中，线性运动的加速度可以通过石英振梁加速度计完成测量，该加速度计输出两路频率信号
(25KHz
‑
45KHz)
，通过比例系数计算得到真实的加速度值
。
为了避免离散采集对测量精度的影响，传统测量方法一般是上层应用软件接收采集到的频率数据，按段时间将频率信号分组，之后分别取段时间内的频率均值，最终完成加速度值的测定
。
[0003]但传统测量方法在某型产品的应用中，存在两个问题
。
其一是自加速度计上电复位释放开始，就开始实时输出频率信号，此频率信号周期一般为微秒级，上层软件调用周期为数十毫秒级，所以对于上层应用软件的
CPU
处理器来说，就面临实时处理大量数据的问题，这会严重影响上层应用软件的处理速度
。
其二是上层软件在按段时间取被测信号均值时，因为
CPU
处理器主频计数信号和加速度计频率信号属于异步信号，所以用于计算的段时间结束时刻，往往很难和被测信号的下降沿对齐，这就产生了被测信号的实际周期
、
实际信号个数的计数误差，进而将误差代入取均值环节，最终影响加速度计的采样数据精度
。

技术实现思路

[0004](
一r/>)
要解决的技术问题
[0005]本专利技术要解决的技术问题是：如何在不增加上层
CPU
运算负荷的基础上，实现一种可变采集周期
、
不丢失被测信号的采集方法
。
[0006](
二
)
技术方案
[0007]为了解决上述技术问题，本专利技术提供了一种基于
FPGA
的加速度计频率无损采集方法，包括以下步骤：
[0008]步骤一
、
设定通讯周期；
[0009]步骤二
、
对于被测频率信号，首先对其进行数字滤波处理；随后分高
、
低电平对被测频率信号分别计数采集；
[0010]对于被测高电平，由其上升沿作为启动信号，下降沿作为结束信号，得到高电平采集结果；对于被测低电平，由其下降沿作为启动信号，上升沿作为结束信号，得到低电平采集结果；最后将高
、
低电平采集结果分别放入两个寄存器中，等待累加；
[0011]步骤三
、
采集完成高
、
低电平信号之后，以低电平信号采样完成作为标志，如果此时设定的通讯周期采样信号为无效态，则将刚刚完成的高
、
低电平信号采集结果相加，并对下一个被测高电平进行采集计数，以此循环采集；
[0012]如果此时设定的通讯周期采样信号为有效态，且正在进行高电平采样，此时分为两种情况：
1.
设定的通讯周期采样信号与被测频率信号下降沿对齐，此时标志着一次高电
平计数完成，将此高电平值计入下一被测频率信号周期；
2.
设定的通讯周期采样信号位于高电平采样周期之内，此时高电平采样状态忙，等待此高电平采集计数完成后，将此高电平的值计入下一被测频率信号周期；
[0013]如果此时设定的通讯周期采样信号为有效态，且正在进行低电平采样，此时分为两种情况：
1.
设定的通讯周期采样信号与被测频率信号上升沿对齐，此时标志着一次低电平计数完成，低电平信号采集结果与刚刚完成的高电平信号采集配对，将此低电平的值计入上一被测频率信号周期；
2.
设定的通讯周期采样信号位于低电平采样周期之内，此时低电平采样状态忙，等待此低电平采集计数完成后，将此低电平的值计入上一被测频率信号周期；被测频率信号为方波；
[0014]步骤四
、
在每个通讯周期采集完成后，将采集得到的主时钟上升沿总个数记为
M
，完整方波个数记为
N
，其中采集高频时钟频率为
f
，则由公式计算得到被测频率信号的频率
F
为：
[0015]F
＝
f*N/M (1)。
[0016]优选地，步骤一具体为：在上层软件下发启动命令后，计时器启动，按通讯周期发出采样信号
。
[0017]优选地，所述被测频率信号为加速度计频率信号
。
[0018]优选地，该方法以高频时钟为基准，对加速度计频率信号进行采集
。
[0019]优选地，该高频时钟为
100MHz
高频时钟
。
[0020]优选地，采集结果按通讯周期进行定时上报
。
[0021]本专利技术还提供了一种用于实现所述方法的系统
。
[0022]本专利技术还提供了一种所述方法在惯性导航装置信号采集中的应用
。
[0023]本专利技术还提供了一种所述系统在惯性导航装置信号采集中的应用
。
[0024]本专利技术还提供了一种所述方法惯性导航装置设计中的应用
。
[0025](
三
)
有益效果
[0026]本专利技术的加速度计频率无损采集方法，是在
FPGA
中进行加速度计频率信号的采集和处理，其采样周期可以由上层应用软件灵活设置，
FPGA
按设定的通讯周期完成对加速度计频率信号的采集
。
对于
FPGA
通讯周期采集信号和加速度计频率信号异步的问题，采用浮动计算周期的测量方法，对被测频率信号实现无损测量
。
本专利技术在底层
FPGA
中实现了加速度计频率信号的无损采集和处理，大大降低了上层应用软件的计算负荷，同时有效提升了信号采集精度
。
附图说明
[0027]图1是本专利技术的采集方法流程图；
[0028]图2是计算周期浮动示意图
。
具体实施方式
[0029]为使本专利技术的目的
、
内容和优点更加清楚，下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述
。
[0030]本专利技术提供一种基于
FPGA
的加速度计频率无损采集方法，在不增加上层
CPU
运算
负荷的基础上，实现可变采集周期
、
不丢失被测信号的采集方法
。
[0031]本专利技术的基于
FPGA
的加速度计频率无损采集方法，以
100MHz
高频时钟为基准，对加速度计频率信号进行采集，采集结果按通讯周期进行定时上报
。
通讯周期可以由上层软件进行设置
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【技术保护点】

【技术特征摘要】
1.
一种基于
FPGA
的加速度计频率无损采集方法，其特征在于，包括以下步骤：步骤一
、
设定通讯周期；步骤二
、
对于被测频率信号，首先对其进行数字滤波处理；随后分高
、
低电平对被测频率信号分别计数采集；对于被测高电平，由其上升沿作为启动信号，下降沿作为结束信号，得到高电平采集结果；对于被测低电平，由其下降沿作为启动信号，上升沿作为结束信号，得到低电平采集结果；最后将高
、
低电平采集结果分别放入两个寄存器中，等待累加；步骤三
、
采集完成高
、
低电平信号之后，以低电平信号采样完成作为标志，如果此时设定的通讯周期采样信号为无效态，则将刚刚完成的高
、
低电平信号采集结果相加，并对下一个被测高电平进行采集计数，以此循环采集；如果此时设定的通讯周期采样信号为有效态，且正在进行高电平采样，此时分为两种情况：
1.
设定的通讯周期采样信号与被测频率信号下降沿对齐，此时标志着一次高电平计数完成，将此高电平值计入下一被测频率信号周期；
2.
设定的通讯周期采样信号位于高电平采样周期之内，此时高电平采样状态忙，等待此高电平采集计数完成后，将此高电平的值计入下一被测频率信号周期；如果此时设定的通讯周期采样信号为有效态，且正在进行低电平采样，此时分为两种情况：
1.
设定的通讯周期采样信号与被测频率信号上升沿对齐，此时标志着一次低电平计数完成，低电平信号采集结果与刚刚完成的高电平信号采集配对，将此低电平的值计入上一被测频率信号周期；

【专利技术属性】
技术研发人员：梁志豪，邢立佳，刘剑锋，
申请(专利权)人：天津津航计算技术研究所，
类型：发明
国别省市：