半导体结构及其形成方法技术

本申请提供半导体结构及其形成方法，所述半导体结构包括：基底，所述基底包括半导体衬底以及位于所述半导体衬底表面的外延层，所述外延层表面包括相互垂直的

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本申请涉及半导体
，尤其涉及一种半导体结构及其形成方法
。

技术介绍

[0002]为了进一步降低
MOSFET
的损耗，
MOSFET
的器件结构正从平面型向沟槽型
(
具有沟槽栅极结构的
MOSFET)
转变
。
然而，具有沟槽栅极结构的碳化硅
MOSFET
具有至少两个缺点
。1)
一个缺点是低沟道迁移率，虽然沟槽面具有比硅面更高的沟道迁移率，但是它远低于硅器件的沟道迁移率，因此，为了降低导通电阻，有必要增加封装密度和加宽沟道宽度；
2)
另一个缺点是施加到沟槽栅极的电场很强，为了缓和施加在栅氧化层上的电场，需要设置一个结型场效应晶体管
(Junction Field
‑
Effect Transistor
，
JFET)
，这对于硅器件来说是不必要的，因此需要窄
、
长和高掺杂的
JFET
结构来更有效地缓和电场
。
[0003]以这种方式设计的这种
JFET
结构不仅在缓和电场方面有效，而且在减小反馈电容和提高短路容限方面也有效
。
因此，为了开发高性能和高可靠性的沟槽
MOSFET
，成功地将宽沟道结构和窄
、
长
、
高掺杂的
JFET
结构结合起来是很重要的
。

技术实现思路

[0004]本申请提供一种半导体结构及其形成方法，可以进一步提高沟道宽度，将宽沟道结构和窄
、
长
、
高掺杂的
JFET
结构进行结合
。
[0005]本申请的一个方面提供一种半导体结构的形成方法，包括：提供基底，所述基底包括半导体衬底以及位于所述半导体衬底表面的外延层，所述外延层表面包括相互垂直的
x
方向和
y
方向，所述外延层中包括沿
y
方向延伸的用于形成沟槽栅极结构的栅极区域；在所述栅极区域中形成若干沿
y
方向排列的栅极沟槽，所述若干栅极沟槽在所述外延层表面的投影与
x
方向的夹角范围为
30
度至
60
度；在所述若干栅极沟槽中形成沟槽栅极结构
。
[0006]在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述外延层中形成体接触掺杂层，其中，部分位于所述栅极区域中的体接触掺杂层的深度低于其余部分体接触掺杂层的深度
。
[0007]在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述体接触掺杂层中形成完全覆盖所述栅极区域的源极掺杂层，其中，部分所述源极掺杂层在
x
方向延伸出所述栅极区域，并且所述在
x
方向延伸出所述栅极区域的部分源极掺杂层暴露部分所述体接触掺杂层
。
[0008]在本申请的一些实施例中，所述栅极沟槽的底面低于所述源极掺杂层的底面且高于所述体接触掺杂层的底面
。
[0009]在本申请的一些实施例中，所述沟槽栅极结构的顶面高于所述外延层表面
。
[0010]在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述沟槽栅极结构高于所述外延层表面的部分的顶面和侧壁形成包覆介质层
。
[0011]在本申请的一些实施例中，所述半导体结构的形成方法还包括：在外延层表面和
所述包覆介质层表面形成源极金属
。
[0012]在本申请的一些实施例中，所述外延层的材料包括
4H
‑
SiC
，所述栅极沟槽底部暴露的外延层表面为所述
4H
‑
SiC
的碳面，所述栅极沟槽侧壁暴露出的外延层表面为所述
4H
‑
SiC
的
M
面
。
[0013]本申请的另一个方面还提供一种半导体结构，包括：基底，所述基底包括半导体衬底以及位于所述半导体衬底表面的外延层，所述外延层表面包括相互垂直的
x
方向和
y
方向，所述外延层中包括沿
y
方向延伸的用于形成沟槽栅极结构的栅极区域；若干沟槽栅极结构，位于所述栅极区域中沿
y
方向排列，所述若干沟槽栅极结构在所述外延层表面的投影与
x
方向的夹角范围为
30
度至
60
度
。
[0014]在本申请的一些实施例中，所述半导体结构还包括：位于所述外延层中的体接触掺杂层，其中，部分位于所述栅极区域中的体接触掺杂层的深度低于其余部分体接触掺杂层的深度
。
[0015]在本申请的一些实施例中，所述半导体结构还包括：位于所述体接触掺杂层中完全覆盖所述栅极区域的源极掺杂层，其中，部分所述源极掺杂层在
x
方向延伸出所述栅极区域，并且所述在
x
方向延伸出所述栅极区域的部分源极掺杂层暴露部分所述体接触掺杂层
。
[0016]在本申请的一些实施例中，所述沟槽栅极结构的底面低于所述源极掺杂层的底面且高于所述体接触掺杂层的底面
。
[0017]在本申请的一些实施例中，所述沟槽栅极结构的顶面高于所述外延层表面
。
[0018]在本申请的一些实施例中，所述半导体结构还包括：位于所述沟槽栅极结构高于所述外延层表面的部分的顶面和侧壁的包覆介质层
。
[0019]在本申请的一些实施例中，所述半导体结构还包括：位于外延层表面和所述包覆介质层表面的源极金属
。
[0020]在本申请的一些实施例中，所述外延层的材料包括
4H
‑
SiC
，所述沟槽栅极结构底部接触的外延层表面为所述
4H
‑
SiC
的碳面，所述沟槽栅极结构侧壁接触的外延层表面为所述
4H
‑
SiC
的
M
面
。
[0021]本申请提供一种半导体结构及其形成方法，将沟槽栅极结构改进为鳍片式结构，并使沟槽栅极结构具有一定倾斜角，可以进一步提高沟道宽度，将宽沟道结构和窄
、
长
、
高掺杂的
JFET
结构进行结合
。
附图说明
[0022]以下附图详细描述了本申请中披露的示例性实施例
。
其中相同的附图标记在附图的若干视图中表示类似的结构
。
本领域的一般技术人员将理解这些实施例是非限制性的
、
示例性的实施例，附图仅用于说明和描本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括半导体衬底以及位于所述半导体衬底表面的外延层，所述外延层表面包括相互垂直的
x
方向和
y
方向，所述外延层中包括沿
y
方向延伸的用于形成沟槽栅极结构的栅极区域；在所述栅极区域中形成若干沿
y
方向排列的栅极沟槽，所述若干栅极沟槽在所述外延层表面的投影与
x
方向的夹角范围为
30
度至
60
度；在所述若干栅极沟槽中形成沟槽栅极结构
。2.
如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述外延层中形成体接触掺杂层，其中，部分位于所述栅极区域中的体接触掺杂层的深度低于其余部分体接触掺杂层的深度
。3.
如权利要求2所述的半导体结构的形成方法，其特征在于，还包括：在所述体接触掺杂层中形成完全覆盖所述栅极区域的源极掺杂层，其中，部分所述源极掺杂层在
x
方向延伸出所述栅极区域，并且所述在
x
方向延伸出所述栅极区域的部分源极掺杂层暴露部分所述体接触掺杂层
。4.
如权利要求3所述的半导体结构的形成方法，其特征在于，所述栅极沟槽的底面低于所述源极掺杂层的底面且高于所述体接触掺杂层的底面
。5.
如权利要求1所述的半导体结构的形成方法，其特征在于，所述沟槽栅极结构的顶面高于所述外延层表面
。6.
如权利要求5所述的半导体结构的形成方法，其特征在于，还包括：在所述沟槽栅极结构高于所述外延层表面的部分的顶面和侧壁形成包覆介质层
。7.
如权利要求6所述的半导体结构的形成方法，其特征在于，还包括：在外延层表面和所述包覆介质层表面形成源极金属
。8.
如权利要求1所述的半导体结构的形成方法，其特征在于，所述外延层的材料包括
4H
‑
SiC
，所述栅极沟槽底部暴露的外延层表面为所述
4H
‑
SiC
的碳面，所述栅极沟槽侧壁暴露出的外延层表面为所述
4H
‑
Si C
的
M
面
。9.
一种半导...

【专利技术属性】
技术研发人员：三重野文健，周永昌，
申请(专利权)人：飞锃半导体上海有限公司，
类型：发明
国别省市：