一种制造技术

本申请提供一种

【技术实现步骤摘要】
一种FPGA故障检测方法及系统


[0001]本申请涉及集成电路
，具体而言，涉及一种
FPGA
故障检测方法及系统
。

技术介绍

[0002]随着集成电路工艺发展和设计技术革新，逻辑门尺寸不断减小，供电电压不断降低，工作频率不断升高，期间制造工艺也从微米级工艺向纳米级甚至几纳米级别发展；使得电子系统变得日益复杂且其电磁敏感度不断升高，对静电也越来敏感
。
对
FPGA
来说也就是越高性能的
FPGA
采用的制造工艺也越小，同时也越容易被电磁干扰和被静电
(ESD)
损坏
。
相关技术中，当
FPGA
出现故障时，采用传统的
FPGA
检测方法不能快速检测出
FPGA
存在故障的位置
。

技术实现思路

[0003]为了能够快速地检测出
FPGA
的故障情况，本申请提供一种
FPGA
故障检测方法及系统
。
[0004]第一方面，本申请实施例提供一种
FPGA
故障检测方法，包括：将符合硬件描述语言的扫描逻辑文件转换为
FPGA
可识别的指定文件，并烧录至待检测
FPGA
中
。
控制所述待检测
FPGA
运行所述指定文件，以并行检测方式自动对所述待检测
FPGA
进行内部逻辑检测
,
>得到检测结果
。
[0005]在上述实现方式中，通过先将符合硬件描述语言的扫描逻辑文件转换为
FPGA
可以识别的文件并烧录至
FPGA
中，然后以并行检测方式对待检测
FPGA
自动进行内部逻辑检测
。
待检测
FPGA
以并行检测方式自动进行内部逻辑检测，能快速地检测出待检测
FPGA
的故障情况
。
[0006]可选的，在将符合硬件描述语言的扫描逻辑文件转换为
FPGA
可识别的指定文件之前，所述方法还包括：基于
FPGA
标准输入文件和扫描配置信息生成所述扫描逻辑文件，其中，所述扫描配置信息用于指示所述待检测
FPGA
中的待扫描模块
。
[0007]在上述实现方式中，在生成逻辑扫描文件时不需要手写复杂的程序，以
FPGA
标准文件和配置信息生成，能够节省大量的开发成本
。
[0008]可选的，基于
FPGA
标准输入文件和扫描配置信息生成所述扫描逻辑文件，包括：基于所述扫描配置信息，获取所述待检测
FPGA
中的待扫描模块；从所述
FPGA
标准输入文件中获取所述待扫描模块的内部逻辑电路；将所述待扫描模块的内部逻辑电路转换成多条测试链，其中，每条测试链包括：串联通路，所述串联通路与所述待检测
FPGA
的虚拟
IO
连接，所述串联通路的输入端连接至所述待检测
FPGA
的虚拟输出端口，所述串联通路的输出端连接至所述待检测
FPGA
的虚拟输入端口
。
[0009]在上述实现方式中，将待扫描模块的内部逻辑电路转换成多条测试链，通过每一条测试链的输出状态，得到每一条测试链的故障情况，进而得到待检测
FPGA
的故障情况
。
该方法有效解决了当检测到待检测
FPGA
存在故障情况时，由于待检测
FPGA
内部逻辑电路过
多，无法判断具体是什么位置出现故障的问题
。
[0010]可选的，将所述待扫描模块的内部逻辑电路信息转换成多条测试链，包括：针对所述待扫描模块中的每一条虚拟
IO
，将所述待扫描模块中位于该条虚拟
IO
附近的内部逻辑电路按照原有顺序串联起来，形成测试链，得到多条测试链
。
[0011]在上述实现方式中，上述方案中以每一条虚拟
IO
附近的内部逻辑电路按照原有顺序串联起来形成测试链，根据检测过程中每一条测试链的虚拟
IO
状态，可以更准确地检测出待检测
FPGA
中的故障位置
。
[0012]可选的，所述指定文件包含待检测的多条测试链；以并行检测方式自动对所述待检测
FPGA
进行内部逻辑检测，包括：自动修改所述多条测试链中每条测试链的输入状态；检测每条测试链的输出结果是否符合预期，得到检测结果
。
[0013]在上述实现方式中，通过自动修改待检测
FPGA
中每条测试链的输入状态，并自动读取测试链的输出状态，结合原测试链的输入状态，判断每条测试链的故障情况，进而得到待检测
FPGA
的故障情况，能够检测出待检测
FPGA
故障存在的位置
。
[0014]可选的，所述输出结果包括输出状态，检测每条测试链的输出结果是否符合预期，包括：针对每一条测试链，检测该测试链的输出状态是否与修改后的输入状态对应；若对应，表征该测试链的输出结果符合预期
。
[0015]在上述实现方式中，因为每条测试链的原有输入状态与原有输出状态对应，当将待检测
FPGA
的内部逻辑电路串联形成测试链时，若改变每条测试链的输入状态，对应每条测试链的输出状态也会发生改变，基于每条测试链的输出状态与输入状态的对应关系，可以更直观地知道待检测
FPGA
的故障情况
。
[0016]可选的，所述方法还包括：基于所述检测结果，自动输出检测报告
。
在待检测
FPGA
完成自动检测后，自动对该检测结果进行分析，并自动输出检测报告
。
[0017]在上述实现方式中，通过分析检测结果，自动输出检测报告
。
自动对待检测
FPGA
中的虚拟
IO
状态进行分析，因为待检测
FPGA
具有多条虚拟
IO
，将每条虚拟
IO
附近的内部逻辑电路串联，形成多条测试链
。
待检测
FPGA
自动对多条测试链进行并行测试，每改变测试链的输入状态时，需要同时关注多个测试链的输出状态
。
通过自动读取每条测试链改变后的输入状态与输出状态，结合每条测试链原有的输入状态与输出状态，得到每条测试链的故障情况，自动输出包含每条测试链故障情况的检测报告
。
通过检测报告可以直接得到待检测
FPGA
的故障情况
。
该方案有效降低操作难度，节省检测时间，同时本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种
FPGA
故障检测方法，其特征在于，包括：将符合硬件描述语言的扫描逻辑文件转换为
FPGA
可识别的指定文件，并烧录至待检测
FPGA
中；控制所述待检测
FPGA
运行所述指定文件，以并行检测方式自动对所述待检测
FPGA
进行内部逻辑检测
,
得到检测结果
。2.
根据权利要求1所述的方法，其特征在于，在将符合硬件描述语言的扫描逻辑文件转换为
FPGA
可识别的指定文件之前，所述方法还包括：基于
FPGA
标准输入文件和扫描配置信息生成所述扫描逻辑文件，其中，所述扫描配置信息用于指示所述待检测
FPGA
中的待扫描模块
。3.
根据权利要求2所述的方法，其特征在于，基于
FPGA
标准输入文件和扫描配置信息生成所述扫描逻辑文件，包括：基于所述扫描配置信息，获取所述待检测
FPGA
中的待扫描模块；从所述
FPGA
标准输入文件中获取所述待扫描模块的内部逻辑电路；将所述待扫描模块的内部逻辑电路转换成多条测试链，其中，每条测试链包括：串联通路，所述串联通路与所述待检测
FPGA
的虚拟
IO
连接，所述串联通路的输入端连接至所述待检测
FPGA
的虚拟输出端口，所述串联通路的输出端连接至所述待检测
FPGA
的虚拟输入端口
。4.
根据权利要求3所述的方法，其特征在于，将所述待扫描模块的内部逻辑电路转换成多条测试链，包括：针对所述待扫描模块中的每一条虚拟
IO
，将所述待扫描模块中位于该条虚拟
IO
附近的内部逻辑电路按照原有顺序串联起来，形成测试链，得到多条测试链
。5.
根据权利要求1所述的方法，其特征在于，所述指定文件包含待检测的多条测试链；以并行检测方式自动对所述待检测
FPGA
进行内部逻辑检测，包括：自动修改所述多条测试链中每条测试链的...

【专利技术属性】
技术研发人员：张公健，张跃，陈金霞，
申请(专利权)人：昆腾微电子股份有限公司，
类型：发明
国别省市：