一种低开销抗双节点翻转锁存器电路制造技术

一种低开销抗双节点翻转锁存器电路，包括三个传输门

【技术实现步骤摘要】
一种低开销抗双节点翻转锁存器电路


[0001]本专利技术属于宇航级集成电路
，涉及抗辐射加固锁存器技术，具体涉及一种低开销抗双节点翻转锁存器电路
。

技术介绍

[0002]随着集成电路制造工艺的进步，器件特征尺寸逐渐缩小，而辐照效应对宇航级集成电路的影响也变得越来越严重
。
空间辐射对电路造成的主要影响有单粒子效应（
Single Event Effect
，
SEE
）和总剂量效应（
Total Ionizing Dose
，
TID
）
。
随着特征尺寸逐渐缩小，纳米级器件成为集成电路制造中的主流，总剂量效应不再是造成辐射损伤的主要原因，单粒子效应成为影响器件的主要辐射效应
。
单粒子效应主要分为可以恢复的软错误（
Soft Error
）和硬错误（
Hard Error
），软错误主要分为单粒子瞬态效应（
Single Event Transient
，
SET
）和单粒子翻转效应（
Single Event Upset
，
SEU
）
。
[0003]在辐射环境中，晶体管被高能带电粒子轰击
。
当带电粒子轰击到原本处于关态的晶体管漏区或附近时，由于高能带电粒子的能量传递，会在短时间内产生大量电子
‑
空穴对，漏区吸收敏感电荷，从而导致器件漏区电位发生变化，影响结构的输出电平
。
[0004]目前的抗辐射加固锁存器普遍存在着以下问题：
1)
多数抗辐射加固锁存器设计仅能够容忍多节点翻转，无法自恢复，对于一些功耗要求苛刻的环境，锁存器需要长时间运行在锁存期以降低功耗，错误的逻辑值仍被保留锁存器内部，影响电路运行的稳定性和可靠性；
2)
容忍多节点翻转且自恢复的锁存器的功耗
、
面积
、
延迟开销较高
。

技术实现思路

[0005]为解决上述相关现有技术不足，本专利技术提供一种低开销抗双节点翻转锁存器电路，以较小的面积损耗实现对任意单节点的抗翻转能力和
5/6
的抗双节点翻转能力
。
[0006]为了实现本专利技术的目的，拟采用以下方案：一种低开销抗双节点翻转锁存器电路，包括三个传输门
、
一个
C
单元
、
两个冗余结构和一个钟控反相器；传输门用于传输输入数据，并根据时钟信号进行启闭，其中一个传输门的输出点连接钟控反相器的输出点，钟控反相器的输出点连接两个冗余结构，另外两个传输门的输出点连接
C
单元并分别均连接两个冗余结构，冗余结构的输出点连接另一个冗余结构，两个冗余结构的输出点连接钟控反相器，
C
单元的输出点分别连接两个冗余结构；当传输门均关闭时，钟控反相器输出锁存数据；当传输门均开启时，钟控反相器关闭输出，
C
单元输出信号以使两个冗余结构分别对所述另外两个传输门的输出点进行加强，并实现冗余结构的输出点的电位写入
。
[0007]进一步，三个传输门分别为传输门
TG1、
传输门
TG2、
传输门
TG3
，钟控反相器包括
PMOS
管
P10、PMOS
管
P11、NMOS
管
N10、NMOS
管
N11
；
PMOS
管
P10
的源极接
VDD
，栅极接一个冗余结构的输出点，漏极接
PMOS
管
P11
的源极；
PMOS
管
P11
的栅极接时钟信号
CK
，漏极接传输门
TG3
的输出点，作为钟控反相器的输出点
Q
；
NMOS
管
N10
的源极接地，栅极接另一个冗余结构的输出点，漏极接
NMOS
管
N11
的源极；
NMOS
管
N11
的栅极接时钟信号
CKB
，漏极接输出点
Q。
[0008]进一步，
C
单元包括
PMOS
管
P8、PMOS
管
P9、NMOS
管
N8、NMOS
管
N9
；
PMOS
管
P8
的源极接
VDD
，栅极接节点
D2
，漏极接
PMOS
管
P9
的源极，传输门
TG2
输出连接节点
D2
；
PMOS
管
P9
的栅极接节点
D1
，漏极作为
C
单元的输出点；传输门
TG1
的输出连接节点
D1
；
NMOS
管
N8
的源极接地，栅极接节点
D2
，漏极接
NMOS
管
N9
的源极；
NMOS
管
N9
的栅极接节点
D1
，漏极接
C
单元的输出点
。
[0009]进一步，一个冗余结构包括
PMOS
管
P1、PMOS
管
P2、PMOS
管
P4、PMOS
管
P5、PMOS
管
P6、NMOS
管
N2、NMOS
管
N5
；另一个冗余结构包括
PMOS
管
P3、PMOS
管
P7、NMOS
管
N1、NMOS
管
N3、NMOS
管
N4、NMOS
管
N6、NMOS
管
N7
；
PMOS
管
P1
的源极接节点
F
，栅极接节点
P
，漏极接节点
D1
；
PMOS
管
P10
的栅极接节点
P
；
PMOS
管
P2
的源极接
VDD
，栅极接节点
A
，漏极接节点
F
，
PMOS
管
P9
的漏极和
NMOS
管
N9
的漏极接节点
A
；...

【技术保护点】

【技术特征摘要】
1.
一种低开销抗双节点翻转锁存器电路，其特征在于，包括三个传输门
、
一个
C
单元
、
两个冗余结构和一个钟控反相器；传输门用于传输输入数据，并根据时钟信号进行启闭，其中一个传输门的输出点连接钟控反相器的输出点，钟控反相器的输出点连接两个冗余结构，另外两个传输门的输出点连接
C
单元并分别均连接两个冗余结构，冗余结构的输出点连接另一个冗余结构，两个冗余结构的输出点连接钟控反相器，
C
单元的输出点分别连接两个冗余结构；当传输门均关闭时，钟控反相器输出锁存数据；当传输门均开启时，钟控反相器关闭输出，
C
单元输出信号以使两个冗余结构分别对所述另外两个传输门的输出点进行加强，并实现冗余结构的输出点的电位写入
。2.
根据权利要求1所述的低开销抗双节点翻转锁存器电路，其特征在于，三个传输门分别为传输门
TG1、
传输门
TG2、
传输门
TG3
，钟控反相器包括
PMOS
管
P10、PMOS
管
P11、NMOS
管
N10、NMOS
管
N11
；
PMOS
管
P10
的源极接
VDD
，栅极接一个冗余结构的输出点，漏极接
PMOS
管
P11
的源极；
PMOS
管
P11
的栅极接时钟信号
CK
，漏极接传输门
TG3
的输出点，作为钟控反相器的输出点
Q
；
NMOS
管
N10
的源极接地，栅极接另一个冗余结构的输出点，漏极接
NMOS
管
N11
的源极；
NMOS
管
N11
的栅极接时钟信号
CKB
，漏极接输出点
Q。3.
根据权利要求2所述的低开销抗双节点翻转锁存器电路，其特征在于，
C
单元包括
PMOS
管
P8、PMOS
管
P9、NMOS
管
N8、NMOS
管
N9
；
PMOS
管
P8
的源极接
VDD
，栅极接节点
D2
，漏极接
PMOS
管
P9
的源极，传输门
TG2
输出连接节点
D2
；
PMOS
管
P9
的栅极接节点
D1
，漏极作为
C
单元的输出点；传输门
TG1
的输出连接节点
D1
；
NMOS
管
N8
的源极接地，栅极接节点
D2
，漏极接
NMOS
管
N9
的源极；
NMOS
管
N9
的栅极接节点
D1
，漏极接
C
单元的输出点
。4.
根据权利要求3所述的低开销抗双节点翻转锁存器电路，其特征在于，一个冗余结构包括
PMOS
管
P1、PMOS
管
P2、PMOS
管
P4、PMOS
管
P5、PMOS
管
P6、NMOS
管
N2、NMOS
管
N5
；另一个冗余结构包括
PMOS
管
P3、PMOS
管
P7、NMOS
管
N1、NMOS
管
N3、NMOS
管
N4、NMOS
管
N6、NMOS
管
N7
；
PMOS
管
P1
的源极接节点
F
，栅极接节点
P
，漏极接节点
D1
；
PMOS
管
P10
的栅极接节点
P
；
PMOS
管
P2
的源极接
VDD
，栅极接节点
A
，漏极接节点
F
，
PMOS
管
P9
的漏极和
NMOS
管
N9
的漏极接节点
A
；
PMOS
管
P3
的源极接
VDD
，栅极接节点
A
，漏极接节点
I
；
PMOS
管
P4
的源极接节点
G
，栅极接输出点
Q
，漏极接节点
D1
；
PMOS
管
P5
的源极接
VDD
，栅极接节点
D1
，漏极接节点
P
；
PMOS
管
P6
的源极接节点
H
，栅极接节点
N
，漏极接节点
P
；
NMOS
管
N10
的栅极接节点
N
；
PMOS
管
P7
的源极接
VDD
，栅极接节点
D1
，漏极接节点
K
；
NMOS
管
N1
的源极接节点
I
，栅极接输出点
Q
，漏极接节点
D2
；
NMOS
管
N2
的源极接地，栅极接节点
A
，漏极接节点
G
；
NMOS
管
N3
的源极接地，栅极接节点
A
，漏极接节点
J
；
NMOS
管
N4
的源极接节点
J
，栅极接节点
N
，漏极接节点
D2
；
NMOS
管
N5
的源极接地，栅极接节点
D2
，漏极接节点
H
；
NMOS
管
N6
的源极接节点
K
，栅极接节点
P
，漏极接节点
N
；
NMOS
管
N7
的源极接地，栅极接节点
D2
，漏极接节点
N。5.
根据权利要求4所述的低开销抗双节点翻转锁存器电路，其特征在于：当时钟信号
CK=1
，时钟信号
CKB=0
时，传输门
TG1、
传输门
TG2、
传输门
TG3
开启，输入数据
D
通过传输门
TG1
至节点
D1
，通过传输门
TG2
至节点
D2
，通过传输门
TG3
至输出点<...

【专利技术属性】
技术研发人员：李天文，刘鸿瑾，杨佳琪，张绍林，高鹤，贺冬云，赵钰恺，杨林，张智京，
申请(专利权)人：北京轩宇空间科技有限公司，
类型：发明
国别省市：