控制电路、装置及芯片制造方法及图纸

本申请涉及控制电路技术领域，公开一种控制电路、装置及芯片，控制电路包括：第一中央处理器、第一电阻、第二电阻、第三电阻、第一MOS管和第二MOS管。第一中央处理器的第一IO口与第一电阻的第一端相连接，第一电阻的第二端与第一MOS管的漏极相连接，第一MOS管的栅极与第二电阻的第一端、第二MOS管的漏极相连接，第一MOS管的源极接地，第二电阻的第二端与第一电源相连接，第二MOS管的栅极与第三电阻的第一端相连接，第二MOS管的源极接地，第三电阻的第二端与控制信号输入端口相连接；控制信号输入端口用于接收控制信号对第一中央处理器的第一IO口进行下拉控制，提升了IO口的可靠性。提升了IO口的可靠性。提升了IO口的可靠性。

【技术实现步骤摘要】
控制电路、装置及芯片


[0001]本申请涉及控制电路领域，具体涉及一种控制电路、装置及芯片。

技术介绍

[0002]在PC主板中，中央处理器(CPU)的部分IO口内部存在上拉电阻，在对CPU进行上电瞬间，原本应该处于低电平控制的IO口，会被异常拉高，导致IO口所需功能错乱。针对上述问题，现有方案中通常采用在IO口设置下拉电阻的方法进行解决，但是当IO口出现多功能复用时，由于下拉电阻的存在，通常会失去了作为输入端口的功能，导致了在需要该IO口作为输入端口时，不能进行数据输入，从而使得IO口在使用时的可靠性降低。

技术实现思路

[0003]本申请实施例的一个目的旨在提供一种控制电路、装置及芯片，旨在改善现有CPU中针对IO口异常拉高而设置下拉电阻导致IO口不能正常使用的问题。
[0004]在第一方面，本申请实施例提供一种控制电路，所述电路包括：第一中央处理器、第一电阻、第二电阻、第三电阻、第一MOS管和第二MOS管，其中，
[0005]所述第一中央处理器的第一IO口与所述第一电阻的第一端相连接，所述第一电阻的第二端与所述第一MOS管的漏极相连接，
[0006]所述第一MOS管的栅极与所述第二电阻的第一端、所述第二MOS管的漏极相连接，所述第一MOS管的源极接地，所述第二电阻的第二端与第一电源相连接，
[0007]所述第二MOS管的栅极与所述第三电阻的第一端相连接，所述第二MOS管的源极接地，所述第三电阻的第二端与控制信号输入端口相连接；
[0008]所述控制信号输入端口用于接收控制信号对所述第一中央处理器的第一IO口进行下拉控制。
[0009]在一个可能的实现方式中，所述电路还包括第一电容和第二电容，其中
[0010]所述第一电容的第一端与所述第一MOS管的栅极相连接，所述第一电容的第二端与所述第一MOS管的源极相连接；
[0011]所述第二电容的第一端与所述第二MOS管的栅极相连接，所述第一电容的第二端与所述第二MOS管的源极相连接。
[0012]在一个可能的实现方式中，所述电路还包括第一MCU，其中，
[0013]所述第一MCU的控制信号输出端口与所述控制信号输入端口相连接；
[0014]所述第一MCU，用于输出控制信号，所述控制信号用于指示对所述第一中央处理器的第一IO口进行下拉控制。
[0015]在一个可能的实现方式中，所述控制信号输入端口与所述第一中央处理器的控制信号输出端口相连接；
[0016]所述第一中央处理器，用于通过所述控制信号输出端口输出控制信号，所述控制信号用于指示对所述第一中央处理器的第一IO口进行下拉控制。
[0017]在一个可能的实现方式中，所述电路还包括第三电容，其中，
[0018]所述第三电容的第一端与所述第二电阻的第一端相连接，所述第三电容的第二端接地。
[0019]在一个可能的实现方式中，所述第一电阻的阻值通过所述第一中央处理器的内部上拉电阻确定。
[0020]在一个可能的实现方式中，所述电路还包括第一稳压二极管，其中，
[0021]所述第一稳压二极管的第一端与所述第三电阻的第一端相连接，所述第一稳压二极管的第二端接地。
[0022]在一个可能的实现方式中，所述电路还包括第二稳压二极管，其中，
[0023]所述第二稳压二极管的第一端与所述第一中央处理器的第一IO口相连接，所述第二稳压二极管的第二端接地。
[0024]在第二方面，本申请实施例提供一种控制装置，所述控制装置包括电路板和如第一方面中任一项所述的控制电路。
[0025]在第三方面，本申请实施例提供一种芯片，所述芯片包括壳体和如第二方面中所述的控制装置。
[0026]在本申请实施例提供的控制电路中，控制电路包括：第一中央处理器、第一电阻、第二电阻、第三电阻、第一MOS管和第二MOS管，其中，
[0027]所述第一中央处理器的第一IO口与所述第一电阻的第一端相连接，所述第一电阻的第二端与所述第一MOS管的漏极相连接，所述第一MOS管的栅极与所述第二电阻的第一端、所述第二MOS管的漏极相连接，所述第一MOS管的源极接地，所述第二电阻的第二端与第一电源相连接，所述第二MOS管的栅极与所述第三电阻的第一端相连接，所述第二MOS管的源极接地，所述第三电阻的第二端与控制信号输入端口相连接，所述控制信号输入端口用于接收控制信号对所述第一中央处理器的第一IO口进行下拉控制，以指示所述第一中央处理器是否进行信息传输，因此，第一中央处理器的第一IO口可以根据接收到的控制信号进行下拉控制，从而无需在第一IO口处设置固定的下拉电阻进行下拉控制，使得第一IO口能够正常进行数据传输，提升了该第一IO口在使用时的可靠性。
附图说明
[0028]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
[0029]图1为本申请实施例提供了一种控制电路的结构示意图；
[0030]图2为本申请实施例提供了另一种控制电路的结构示意图；
[0031]图3为本申请实施例提供了另一种控制电路的结构示意图；
[0032]图4为本申请实施例提供了另一种控制电路的结构示意图；
[0033]图5为本申请实施例提供了另一种控制电路的结构示意图。
具体实施方式
[0034]为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对
本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0035]需要说明的是，如果不冲突，本申请实施例中的各个特征可以相互结合，均在本申请的保护范围之内。另外，虽然在装置示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置中的模块划分，或流程图中的顺序执行所示出或描述的步骤。再者，本申请所采用的“第一”、“第二”、“第三”等字样并不对数据和执行次序进行限定，仅是对功能和作用基本相同的相同项或相似项进行区分。
[0036]在现有方案中，通常采用在IO(输入输出)口设置下拉电阻的方法进行解决，但是当IO口出现多功能复用时，由于下拉电阻的存在，通常会失去了作为输入端口的功能，导致了在需要该IO口作为输入端口时，不能进行数据输入。
[0037]例如，在CPU需要进行开机过程中的程序更新时，此时，需要用户手动进入BIOS系统，通过手动拉低IO口处的引脚(手动使能IO口处的下拉电阻工作)，才能通过其它端口进行后续的程序烧制，进行程序更新。但是，此时该IO口便通失去了作为输入端口的功能，不能通过该IO口进行数据输入。当CPU的IO口使用量较大时(输入量较大本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种控制电路，其特征在于，所述电路包括：第一中央处理器、第一电阻、第二电阻、第三电阻、第一MOS管和第二MOS管，其中，所述第一中央处理器的第一IO口与所述第一电阻的第一端相连接，所述第一电阻的第二端与所述第一MOS管的漏极相连接，所述第一MOS管的栅极与所述第二电阻的第一端、所述第二MOS管的漏极相连接，所述第一MOS管的源极接地，所述第二电阻的第二端与第一电源相连接，所述第二MOS管的栅极与所述第三电阻的第一端相连接，所述第二MOS管的源极接地，所述第三电阻的第二端与控制信号输入端口相连接；所述控制信号输入端口用于接收控制信号对所述第一中央处理器的第一IO口进行下拉控制。2.根据权利要求1所述的控制电路，其特征在于，所述电路还包括第一电容和第二电容，其中所述第一电容的第一端与所述第一MOS管的栅极相连接，所述第一电容的第二端与所述第一MOS管的源极相连接；所述第二电容的第一端与所述第二MOS管的栅极相连接，所述第一电容的第二端与所述第二MOS管的源极相连接。3.根据权利要求2所述的控制电路，其特征在于，所述电路还包括第一MCU，其中，所述第一MCU的控制信号输出端口与所述控制信号输入端口相连接；所述第一MCU，用于输出控制信号，所述控制信号用于指示对所述第一中央处理器的第一IO口进行下拉控...

【专利技术属性】
技术研发人员：李涛，
申请(专利权)人：苏州源控电子科技有限公司，
类型：新型
国别省市：