一种低电容瞬态电压抑制器及其制造方法技术

本发明专利技术提供一种低电容瞬态电压抑制器及其制造方法，包括衬底，埋层和外延层，第一预定区包括第一至第三子区域，以及在深度方向上位于第二子区域一端并被隔离的第四子区域，第一至第三子区域的外延层内包括的第一

【技术实现步骤摘要】
一种低电容瞬态电压抑制器及其制造方法


[0001]本专利技术涉及半导体保护器件
，尤其涉及一种低电容瞬态电压抑制器及其制造方法
。

技术介绍

[0002]瞬态电压抑制器
(
简称
TVS)
是一种钳位过压保护器件，它能够在很短的时间内将浪涌电压固定在一个比较低的电压水平，使后级集成电路免受过静电放电或浪涌电压的冲击，避免其损坏
。
[0003]TVS
器件主要应用在各类接口电路当中，如手机
、
平板
、
电视机
、
电脑主机中均有大量
TVS
保护器件，通常
TVS
器件的
IO
端与电路的
IO
端相连，接地端与电路中的地相连，即
TVS
器件与被保护芯片为并联关系，当有静电释放或浪涌电压从电路
IO
端进入后，会触发
TVS
器件优先导通，电流经过
TVS
器件到地释放，将电压钳位在一个较低的水平，从而有效保护了后级集成电路
。
[0004]随着现今科技的快速发展，集成电路不断向低电压
、
低功耗
、
高速传输的方向发展，对相应的
TVS
保护器件也提出了更高的性能要求，既要求
TVS
的钳位电压尽可能的低，又要求电容尽可能的小，通常应用于
HDMI3.0/3.1、USB3.1
>等高速端口，电容要求小于
0.5pF
，电容较大会导致高频信号在传输过程发生丢包等异常
。
[0005]现有的小骤回
TVS
防护器件等效电路如图1所示，内部钳位器件通常为横向
NPN
结构，横向结构泄放路径长，体内利用率低，且该结构降低电容较为困难
。
[0006]在专利案号
CN110021922
中，如图2所示，公开了一种具有超低电容的多通道瞬态电压抑制器，此种多通道瞬态电压抑制器由于加入二极管
DF1
与
DS2
，可兼具超低的电容值，并同时维持较小的电路布局面积
。
但是新加入的二极管仍会增加电路布局面积，且未涉及到加入的二极管如何进行布局
。

技术实现思路

[0007]针对上述问题，本专利技术提供一种低电容瞬态电压抑制器及其制造方法，实现在不增加版图面积的情况下兼具超低电容的目的
。
[0008]一种低电容瞬态电压抑制器，包括：
[0009]衬底，以及依次位于衬底上的埋层和外延层；
[0010]第一预定区，包括从左至右依序形成的第一子区域
、
第二子区域
、
第三子区域，以及在深度方向上位于第二子区域一端并被隔离的第四子区域，埋层位于第一子区域
、
第二子区域和第三子区域中；
[0011]第一子区域
、
第二子区域和第三子区域的外延层内包括的第一
P
阱区连成一体，第一
P
阱区在埋层的顶部；
[0012]第一子区域和第三子区域还分别包括：位于外延层内且在埋层顶部的
N
阱区，位于
N
阱区内的第一
N+
区，位于第一
P
阱区内的第二
N+
区，多个第三
N+
区和多个第一
P+
区沿沿深
度方向交替排列，且第三
N+
区和第一
P+
区均位于
N
阱区和第一
P
阱区的交接处，第三
N+
区连接第一
N+
区和第二
N+
区；
[0013]第二子区域还包括：位于第一
P
阱区内的第三
P
阱区，以及位于第三
P
阱区内的第四
N+
区；
[0014]第四子区域包括：位于外延层内的第二
P+
区和第五
N+
区；
[0015]介质层，形成于外延层的上表面，并包括对应于第一预定区每个
P+
区和
N+
区的接触孔；
[0016]正面金属层，形成于介质层的上表面，并填充对应的接触孔
。
[0017]进一步的，第一预定区还包括在深度方向上位于第二子区域另一端并被隔离的第五子区域；
[0018]第五子区域包括：位于外延层内的第三
P+
区和第六
N+
区
。
[0019]进一步的，还包括：
[0020]第一隔离结构，沿纵向方向从外延层的上表面贯穿外延层并延伸至衬底中；
[0021]通过第一隔离结构的隔从左至右依次形成第二预设区
、
第三预设区
、
第一预设区
、
第四预设区和第五预设区；
[0022]第二预设区和第五预设区分别包括：位于外延层内的第二
P
阱区，以及位于第二
P
阱区内依序形成的第四
P+
区
、
第七
N+
区和第五
P+
区；
[0023]第三预设区和第四预设区分别包括：位于外延层内依序形成的第八
N+
区
、
第六
P+
区和第九
N+
区；
[0024]介质层还包括对应于第二预定区
、
第三预定区
、
第四预定区和第五预定区内每个
P+
区和
N+
区的接触孔
。
[0025]进一步的，正面金属层包括：
[0026]接地端金属层，连接第一子区域和第二子区域中的第一
N+
区
、
第二
N+
区
、
第三
N+
区和第一
P+
区，并连接第五子区域的第三
P+
区；
[0027]电源端金属层，连接第四子区域的第五
N+
区
、
第二子区域的第四
N+
区；
[0028]第一金属层，连接第一端口，并连接第二预定区的第七
N+
区和第三预定区的第六
P+
区；
[0029]第二金属层，连接第二端口，并连接第四预定区的第六
P+
区和第五预定区的第七
N+
区；
[0030]第三金属层，连接第二预定区和第五预定区的第四
P+
区和第五
P+
区，并本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种低电容瞬态电压抑制器，其特征在于，包括：衬底，以及依次位于所述衬底上的埋层和外延层；第一预定区，包括从左至右依序形成的第一子区域
、
第二子区域
、
第三子区域，以及在深度方向上位于所述第二子区域一端并被隔离的第四子区域，所述埋层位于所述第一子区域
、
所述第二子区域和所述第三子区域中；所述第一子区域
、
所述第二子区域和所述第三子区域的所述外延层内包括的第一
P
阱区连成一体，所述第一
P
阱区在所述埋层的顶部；所述第一子区域和所述第三子区域还分别包括：位于所述外延层内且在所述埋层顶部的
N
阱区，位于所述
N
阱区内的第一
N+
区，位于所述第一
P
阱区内的第二
N+
区，多个第三
N+
区和多个第一
P+
区沿沿深度方向交替排列，且所述第三
N+
区和所述第一
P+
区均位于所述
N
阱区和所述第一
P
阱区的交接处，所述第三
N+
区连接所述第一
N+
区和所述第二
N+
区；所述第二子区域还包括：位于所述第一
P
阱区内的第三
P
阱区，以及位于所述第三
P
阱区内的第四
N+
区；所述第四子区域包括：位于所述外延层内的第二
P+
区和第五
N+
区；介质层，形成于所述外延层的上表面，并包括对应于所述第一预定区每个
P+
区和
N+
区的接触孔；正面金属层，形成于所述介质层的上表面，并填充对应的所述接触孔
。2.
如权利要求1所述的一种低电容瞬态电压抑制器，其特征在于，所述第一预定区还包括在深度方向上位于所述第二子区域另一端并被隔离的第五子区域；所述第五子区域包括：位于所述外延层内的第三
P+
区和第六
N+
区
。3.
如权利要求2所述的一种低电容瞬态电压抑制器，其特征在于，还包括：第一隔离结构，沿纵向方向从所述外延层的上表面贯穿所述外延层并延伸至所述衬底中；通过所述第一隔离结构的隔从左至右依次形成第二预设区
、
第三预设区
、
所述第一预设区
、
第四预设区和第五预设区；所述第二预设区和所述第五预设区分别包括：位于所述外延层内的第二
P
阱区，以及位于所述第二
P
阱区内依序形成的第四
P+
区
、
第七
N+
区和第五
P+
区；所述第三预设区和所述第四预设区分别包括：位于所述外延层内依序形成的第八
N+
区
、
第六
P+
区和第九
N+
区；所述介质层还包括对应于所述第二预定区
、
所述第三预定区
、
所述第四预定区和所述第五预定区内每个
P+
区和
N+
区的接触孔
。4.
如权利要求3所述的一种低电容瞬态电压抑制器，其特征在于，所述正面金属层包括：接地端金属层，连接所述第一子区域和所述第二子区域中的所述第一
N+
区
、
所述第二
N+
区
、
所述第三
N+
区和所述第一
P+
区，并连接所述第五子区域的所述第三
P+
区；电源端金属层，连接所述第四子区域的第五
N+
区
、
所述第二子区域的第四
N+
区；第一金属层，连接第一端口，并连接所述第二预定区的第七
N+

【专利技术属性】
技术研发人员：张彩霞，张伟，苏海伟，赵德益，蒋骞苑，吕海凤，
申请(专利权)人：上海维安半导体有限公司，
类型：发明
国别省市：