具有电压钳位节点和具有雪崩能力的GaN功率晶体管制造技术

提供一种具有本征雪崩能力的半导体器件。该半导体器件包括工程体硅(EBUS)衬底和形成在EBUS衬底上方的半导体异质结构，该EBUS衬底具有第一硅层和形成在第一硅层上方的第二硅层。半导体异质结构包括高压侧(HS)晶体管和低压侧(LS)晶体管。HS晶体管和LS晶体管通过第一隔离结构分离。HS晶体管具有输入端子(V

【技术实现步骤摘要】
具有电压钳位节点和具有雪崩能力的GaN功率晶体管
[0001]相关申请的交叉引用
[0002]本申请要求于2022年5月23日提交的美国临时专利申请No.63/345,023的权益，其公开内容通过引用全部并入本文。


[0003]本公开总体上涉及一种半导体器件。特别地，本公开涉及一种具有本征雪崩能力的在工程体硅衬底上制造的III
‑
N异质结构晶体管。

技术介绍

[0004]宽带隙GaN功率晶体管，尤其以在大尺寸硅(Si)衬底上生长并使用Si兼容工艺制作的平面高电子迁移率晶体管(HEMT)的形式，正在商业化，以用于经由高频操作的、要求高效率和高功率密度的功率电子器件。功率器件和外围电路的单片集成有望显著降低电路的功率和控制回路中互连的寄生电感，并解锁GaN功率晶体管的全部高频潜能[1]、[2]。为了将GaN功率晶体管与其外围功能块(诸如栅极驱动器和/或保护电路)集成，已经做出巨大的努力[3]。然而，在功率开关电路(例如半桥电路)中单片集成多个高压GaN HEMT仍然难以实现。半桥电路，包括高压侧(HS)晶体管和低压侧(LS)晶体管，为广泛用于功率转换器中的重要组成部分。
[0005]参见图1A
‑
图1C，描绘三种不同终端方案中半桥电路100的横截面图，以例示传统设计的问题和不足。半桥电路100被广泛用于功率转换器中，其包括HS晶体管100A和LS晶体管100B，其中HS晶体管100A和LS晶体管100B是在常规低电阻率Si衬底上形成的HS GaN HEMT晶体管。该布置被称为Si上GaN平台。过渡层104被形成在衬底层102上并与该衬底层102相邻，该衬底层102通常为低电阻率Si衬底。对于高压应用，衬底层102应该被连接回本地源端子以避免背栅效应。氮化物半导体缓冲层106(例如GaN)生长在过渡层104上。氮化物半导体势垒层110(例如，AlxGa1
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xN，其中0＜x≤1)形成在氮化物半导体缓冲层106上。钝化或栅极介电层117(例如，SiN、AlN、Al2O3等)形成在氮化物半导体势垒层110上。氮化物半导体势垒层110的宽带隙AlGaN/GaN异质结构系统由自发和压电极化效应引起，其产生具有高片电荷浓度和高电子迁移率的二维电子气(2DEG)通道141。该2DEG通道141形成在氮化物半导体势垒层110与氮化物半导体缓冲层106之间的界面附近的氮化物半导体缓冲层106中。有四个欧姆(ohmic)接触，包括LS源电极111、LS漏电极118、HS源电极119和HS漏电极115。为了实现常关操作，p型层116可选地提供在LS栅电极112与氮化物半导体势垒层110之间。类似地，另一p型层116可选地提供在HS栅电极114与氮化物半导体势垒层110之间。可以替代地采用用以在GaN HEMT中实现常关操作的其他方法，诸如氟离子注入技术、具有或不具有栅介电质的凹进栅极结构等。HS晶体管100A与LS晶体管100B之间的隔离区108可以通过多能量离子注入、台面技术等形成。
[0006]在基于常规Si上GaN平台的半桥电路100中，LS源电极111通常连接到低电位端子(例如GND)；LS漏电极118和HS源电极119连接到开关端子(V
SW
)113；并且HS漏电极115连接到
半桥电路的输入端子(V
IN
)。GaN半桥电路有三种终端方案。如图1A中所示，第一终端方案通过将LS源电极111通过第一金属接触131连接到衬底层102来实现。在图1B中，第二终端方案通过将HS源电极119通过第二金属接触132连接到衬底层102(或将LS漏电极118通过第二金属接触132连接到衬底层102，未示出)来实现。在图1C中，第三终端方案通过将HS漏电极115通过第三金属接触133连接到衬底层102来实现。衬底层102可以分别被偏置到GND、V
SW
或V
IN
。
[0007]然而，构建在常规Si上GaN平台上的包括HS晶体管100A和LS晶体管100B的半桥电路100受到严重的串扰效应(即，背栅效应和动态导通电阻退化)，这源于通过共同共享的低电阻率Si衬底的耦合[4]、[5]。HS晶体管100A与LS晶体管100B之间没有有效隔离，这是因为它们具有与衬底层102相同的低电阻率Si衬底。
[0008]为了改善串扰问题，商用半桥GaN功率集成电路(IC)通常使用共封装方法来实现，其特征在于，HS晶体管100A和LS晶体管100B被分离并被共封装在一起。然而，共封装的功率IC体积庞大，并且寄生电感仍然很高。随着对高频和高功率开关应用的需求不断增加，寄生电感可能限制开关速度和功率处理能力，从而导致性能降低。因此，GaN半桥电路中的寄生电感问题是解锁高频应用的关键挑战。
[0009]本专利技术的专利技术人J.Chen提出另一种可能的解决方案[6]，该解决方案利用绝缘体上硅(SOI)晶片和隔离结构。每个功率开关均具有局部衬底，该局部衬底通过侧部和底部的氧化物层与支撑晶片隔离。因此，HS晶体管100A和LS晶体管100B彼此分离并且与衬底层102分离。SOI衬底提供有效隔离，但是也具有严重的缺点，即衬底成本大大提高，热和应变管理非常具有挑战性。
[0010]典型GaN HEMT的另一缺陷是缺乏雪崩能力(即，在高阻断电压下释放能量的能力)，这是由于高场区中没有PN结，且碰撞电离系数相对弱。这导致弱的无阻尼感应开关(UIS)能力[7]。该缺点阻碍GaN HEMT功率晶体管在马达驱动应用中的使用，马达驱动应用更倾向于使用具有雪崩能力的功率开关来承受高压下的能量。如果没有雪崩能力，则需要在栅极驱动速度(例如，关断期间的较低的di/dt)上做出妥协，以抑制感应开关过电压。
[0011]因此，本领域需要低成本GaN功率晶体管，该GaN功率晶体管具有辅助电压钳位节点，具备本征雪崩能力。此外，结合本公开的附图和
技术介绍
，根据随后的详细描述和随附权利要求，其他可期望的特征和特性将变得显而易见。

技术实现思路

[0012]本文提供一种具备本征雪崩能力的半导体器件及其制造方法。本公开的目的是提供一种用于高压应用的半桥电路，其可以消除串扰并提高雪崩能力。
[0013]在本公开的第一方面，提供一种半导体器件，包括工程体硅(EBUS)衬底和形成在EBUS衬底上方的半导体异质结构，EBUS衬底具有第一硅层和形成在第一硅层上方的第二硅层。半导体异质结构包括高压侧(HS)晶体管和低压侧(LS)晶体管。HS晶体管和LS晶体管通过第一隔离结构分离。HS晶体管具有输入端子(V
IN
)，V
IN
电连接到在第一硅层与第二硅层之间的第一异质结处形成的钳位二极管。钳位二极管和HS晶体管通过第二隔离结构分离。
[0014]在一个实施例中，第一隔离结构和第二隔离结构将第二硅层分成：定位在LS晶体管下方的第一硅岛、定位在HS晶体管下方的第二硅岛、以及不与HS晶体管重叠的第三硅岛。...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：工程体硅EBUS衬底，包括第一硅层和形成在所述第一硅层上方的第二硅层；和形成在所述EBUS衬底上方的半导体异质结构，其中，所述半导体异质结构包括高压侧HS晶体管和低压侧LS晶体管，其中，所述HS晶体管和所述LS晶体管通过第一隔离结构分离；所述HS晶体管具有输入端子V
IN
，所述输入端子V
IN
电连接到形成在第一硅层与第二硅层之间的第一异质结处的钳位二极管；并且所述钳位二极管和所述HS晶体管通过第二隔离结构分离。2.根据权利要求1所述的半导体器件，其中，第一隔离结构和第二隔离结构将第二硅层分成：定位在所述LS晶体管下方的第一硅岛、定位在所述HS晶体管下方的第二硅岛、以及不与所述HS晶体管重叠的第三硅岛。3.根据权利要求2所述的半导体器件，其中：第一二极管形成在第一硅岛与第一硅层之间的第二异质结处；第二二极管形成在第二硅岛与第一硅层之间的第三异质结处；和所述钳位二极管形成在第三硅岛与第一硅层之间。4.根据权利要求3所述的半导体器件，其中，第三硅岛通过第三通孔电连接到位于辅助电压钳位节点处的所述输入端子V
IN
，以用于保护所述HS晶体管，其中，所述辅助电压钳位节点连接到所述HS晶体管的HS漏电极。5.根据权利要求3所述的半导体器件，其中：第一硅岛通过第一通孔电连接到低电位端子；第二硅岛通过第二通孔电连接到开关端子V
SW
；和第一二极管和第二二极管以背靠背方式布置在所述开关端子V
SW
与所述低电位端子之间，以提供雪崩击穿功能。6.根据权利要求3所述的半导体器件，其中，第一硅层是N型硅层；并且第二硅层是P型硅层。7.根据权利要求2所述的半导体器件，其中，第一隔离结构和第二隔离结构是填充有介电材料的深沟槽隔离结构，其中，所述深沟槽隔离结构竖直延伸足够深，以至少将第二硅层分成第一硅岛、第二硅岛和第三硅岛。8.根据权利要求7所述的半导体器件，其中，第一隔离结构和第二隔离结构各自具有经过调整以调制雪崩击穿电压的深度和宽度，其中，所述深度和所述宽度影响沿着隔离沟槽侧壁的拥挤电场。9.根据权利要求1所述的半导体器件，其中，所述EBUS衬底进一步包括提供在第一硅层下方的介电层。10.根据权利要求1所述的半导体器件，其中，所述EBUS衬底进一步包括提供在第一硅层下方的机械衬底，其中肖特基接触形成在所述机械衬底与第一硅层之间。11.根据权利要求1所述的半导体器件，其中，所述EBUS衬底进一步包括形成在第一硅背侧的第三硅层，由此从第二硅层到第三硅层形成PNP掺杂分布，并且其中，第三硅层是P型硅层。12.根据权利要求1所述的半导体器件，其中，所述半导体异质结构是包...

【专利技术属性】
技术研发人员：陈敬，吕纲，
申请(专利权)人：香港科技大学，
类型：发明
国别省市：