三维半导体存储器件以及包括三维半导体存储器件的电子系统技术方案

公开了三维半导体存储器件和电子系统。三维半导体存储器件包括：第一衬底，包括单元阵列区和接触区；在第一衬底上的外围电路结构；在外围电路结构上的单元阵列结构，其中，单元阵列结构包括交替堆叠的层间介电层和栅电极、在堆叠结构上的介电层、以及在堆叠结构上的第二衬底；模制结构，贯穿堆叠结构并包括电介质材料；以及第一贯通结构和第二贯通结构，贯穿模制结构并且彼此间隔开。模制结构并且彼此间隔开。模制结构并且彼此间隔开。

【技术实现步骤摘要】
三维半导体存储器件以及包括三维半导体存储器件的电子系统
[0001]相关申请的交叉引用
[0002]本申请要求于2022年5月25日在韩国知识产权局递交的韩国专利申请No.10
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2022
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0064172的优先权，其全部公开内容通过引用合并于此。


[0003]本专利技术构思涉及三维半导体存储器件以及包括该三维半导体存储器件的电子系统，并且更具体地，涉及包括竖直沟道结构的非易失性三维半导体存储器件、制造该非易失性三维半导体存储器件的方法、以及包括该非易失性三维半导体存储器件的电子系统。

技术介绍

[0004]在需要数据存储的电子系统中，可能需要具有能够存储大量数据的半导体器件。半导体器件已经被高度集成，以满足客户所期望的高性能和低制造成本。典型的二维或平面半导体器件的集成主要由单位存储单元占据的面积来确定，使得其受到用于形成精细图案的技术水平的很大影响。然而，提高图案精细度所需的极其昂贵的处理设备可能对提高二维或平面半导体器件的集成度设置了实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。

技术实现思路

[0005]本专利技术构思的一些实施例提供了集成度增加的三维半导体存储器件及包括所述三维半导体存储器件的电子系统。
[0006]本专利技术构思的一些实施例提供了可靠性和电学性能得到改进的三维半导体存储器件及包括所述三维半导体存储器件的电子系统。
[0007]本专利技术构思的一些实施例提供了一种包括三维半导体存储器件的电子系统。
[0008]本专利技术构思的目的不限于上述内容，并且从以下描述中，本领域技术人员将清楚地理解上面未提及的其他目的。
[0009]根据本专利技术构思的一些实施例，三维半导体存储器件可以包括：第一衬底，包括单元阵列区和接触区；在第一衬底上的外围电路结构；在外围电路结构上的单元阵列结构，其中，该单元阵列结构包括：包括交替堆叠在外围电路结构上的层间介电层和栅电极的堆叠结构、在堆叠结构上的介电层、以及在堆叠结构上的第二衬底，该栅电极包括在接触区上具有阶梯结构的焊盘部；竖直分离堤坝结构，贯穿介电层和堆叠结构的至少一部分，其中，该竖直分离堤坝结构贯穿焊盘部中的至少一个焊盘部；模制结构，与竖直分离堤坝结构相邻，该模制结构包括电介质材料；以及贯通结构，贯穿介电层和模制结构。
[0010]根据本专利技术构思的一些实施例，三维半导体存储器件可以包括：第一衬底，包括单元阵列区和接触区；在第一衬底上的外围电路结构；在外围电路结构上的单元阵列结构，其中，单元阵列结构包括交替堆叠在堆叠结构中的层间介电层和栅电极、在堆叠结构上的介
电层、以及在堆叠结构上的第二衬底；模制结构，贯穿堆叠结构并包括电介质材料；以及第一贯通结构和第二贯通结构，贯穿模制结构并且彼此间隔开。
[0011]根据本专利技术构思的一些实施例，电子系统可以包括三维半导体存储器件和控制器，其中，三维半导体存储器件包括：第一衬底，包括单元阵列区和接触区；在第一衬底上的外围电路结构；在外围电路结构上的单元阵列结构；贯通接触部，贯穿单元阵列结构；以及输入/输出焊盘，在贯通接触部上，其中，控制器被配置为：将输入/输出焊盘与三维半导体存储器件电连接，并控制三维半导体存储器件。单元阵列结构可以包括：在外围电路结构上交替堆叠成堆叠结构的层间介电层和栅电极、在堆叠结构上的第二衬底、以及竖直分离堤坝结构和电容器，该竖直分离堤坝结构和电容器贯穿堆叠结构。栅电极可以包括在接触区上具有阶梯结构的焊盘部。电容器可以包括彼此间隔开的第一贯通结构和第二贯通结构。在平面图中，竖直分离堤坝结构可以在焊盘部之一中。在平面图中，第一贯通结构和第二贯通结构可以被竖直分离堤坝结构围绕。
附图说明
[0012]图1示出了简化框图，其示出了根据本专利技术构思的一些实施例的包括三维半导体存储器件的电子系统。
[0013]图2示出了简化透视图，其示出了根据本专利技术构思的一些实施例的包括三维半导体存储器件的电子系统。
[0014]图3和图4分别示出了沿图2的线I
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I
′
和II
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II
′
截取的截面图，其示出了根据本专利技术构思的一些实施例的包括三维半导体存储器件的半导体封装。
[0015]图5示出了平面图，其示出了根据本专利技术构思的一些实施例的三维半导体存储器件。
[0016]图6A和图6B分别示出了沿图5的线I
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I
′
和II
‑
II
′
截取的截面图，其示出了根据本专利技术构思的一些实施例的三维半导体存储器件。
[0017]图7A示出了图6A所描绘的部分A的放大图，其部分地示出了根据本专利技术构思的一些实施例的三维半导体存储器件。
[0018]图7B示出了图6A所描绘的部分B的放大图，其部分地示出了根据本专利技术构思的一些实施例的三维半导体存储器件。
[0019]图8示出了沿图5的线II
‑
II
′
截取的截面图，其示出了根据本专利技术构思的一些实施例的制造三维半导体存储器件的方法。
[0020]图9、图11、图13和图15示出了平面图，其示出了根据本专利技术构思的一些实施例的制造三维半导体存储器件的方法。
[0021]图10、图12、图14A、图16A和图17示出了沿图9、图11、图13或图15的线III
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III
′
截取的截面图，其示出了根据本专利技术构思的一些实施例的制造三维半导体存储器件的方法。
[0022]图14B和图16B示出了沿图13或图15的线IV
‑
IV
′
截取的截面图，其示出了根据本专利技术构思的一些实施例的制造三维半导体存储器件的方法。
具体实施方式
[0023]下面将结合附图详细描述根据本专利技术构思的一些实施例的三维半导体存储器件、
制造三维半导体存储器件的方法、以及包括三维半导体存储器件的电子系统。
[0024]图1示出了简化框图，其示出了根据本专利技术构思的一些实施例的包括三维半导体存储器件的电子系统。
[0025]参考图1，根据本专利技术构思的一些实施例的电子系统1000可以包括三维半导体存储器件1100以及与三维半导体存储器件1100电连接的控制器1200。电子系统1000可以是包括单个或多个三维半导体存储器件1100的存储设备，或者可以是包括该存储设备的电子设备。例如，电子系统1000可以是固态驱动器(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备，其中每一个包括单个或多个三维半导体存储器件1100。
[0026]三维半导体存储器件1100可以是非易失性存储器件，例如下面将讨论的三维NAND闪存器件。三维半导体存储器件1100可以包括第一区1100F和在第一区1100F上的第二区1100S。与所示不同，第一区1100F可以设置在第二区110本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维半导体存储器件，包括：第一衬底，包括单元阵列区和接触区；在所述第一衬底上的外围电路结构；在所述外围电路结构上的单元阵列结构，其中，所述单元阵列结构包括：堆叠结构，包括交替堆叠在所述外围电路结构上的层间介电层和栅电极；在所述堆叠结构上的介电层；以及在所述堆叠结构上的第二衬底，其中，所述栅电极在所述接触区上包括具有阶梯结构的焊盘部；竖直分离堤坝结构，贯穿所述堆叠结构的至少一部分和所述介电层，其中，所述竖直分离堤坝结构贯穿所述焊盘部中的至少一个焊盘部；模制结构，与所述竖直分离堤坝结构相邻，其中，所述模制结构包括电介质材料；以及贯通结构，贯穿所述介电层和所述模制结构。2.根据权利要求1所述的三维半导体存储器件，其中，所述模制结构包括交替堆叠的残留层间介电层和残留牺牲层，其中，所述残留层间介电层与所述层间介电层中的与所述竖直分离堤坝结构相对的相应层间介电层相邻，以及其中，所述残留牺牲层与所述栅电极中的与所述竖直分离堤坝结构相对的相应栅电极相邻。3.根据权利要求2所述的三维半导体存储器件，其中，所述残留层间介电层包括氧化硅，以及其中，所述残留牺牲层包括氮化硅。4.根据权利要求1所述的三维半导体存储器件，其中，所述贯通结构贯穿所述第二衬底的一部分，以及其中，每个所述贯通结构的顶表面与所述第二衬底接触。5.根据权利要求1所述的三维半导体存储器件，还包括：残留下牺牲层，在所述模制结构与所述第二衬底之间，其中，所述残留下牺牲层与所述竖直分离堤坝结构接触，以及其中，所述贯通结构贯穿所述残留下牺牲层。6.根据权利要求1所述的三维半导体存储器件，其中，每个所述贯通结构在相应贯通结构孔中，其中，各所述贯通结构包括：阻挡层，共形地与相应贯通结构孔的内侧壁和底表面重叠；以及导电图案，在相应贯通结构孔的内部空间中，所述内部空间在平面图中被所述阻挡层围绕，其中，所述阻挡层包括氮化钛或氮化钽中的至少一种，以及其中，所述导电图案包括掺杂半导体、金属或过渡金属中的至少一种。7.根据权利要求1所述的三维半导体存储器件，还包括：竖直沟道结构，贯穿所述堆叠结构并具有与所述第二衬底接触的顶表面，其中，所述贯通结构的底表面与所述竖直沟道结构的底表面共面。8.根据权利要求1所述的三维半导体存储器件，
其中，所述单元阵列结构还包括：位于所述外围电路结构与所述堆叠结构之间的导线、连接接触插塞、以及连接电路线，以及其中，所述贯通结构通过所述导线、所述连接接触插塞和/或所述连接电路线电连接到所述外围电路结构。9.根据权利要求1所述的三维半导体存储器件，其中，所述竖直分离堤坝结构在竖直分离堤坝结构沟槽中，其中，所述竖直分离堤坝结构包括：第一保护层，共形地在所述竖直分离堤坝结构沟槽的内侧壁和底表面上；第二保护层，与所述第一保护层的内侧壁重叠；以及掩埋图案，在所述竖直分离堤坝结构沟槽的内部空间中，其中，所述内部空间在平面图中被所述第二保护层围绕，其中，所述第一保护层包括氧化硅层或氮氧化硅层，其中，所述第二保护层包括氮化硅层，以及其中，所述掩埋图案包括掺杂杂质的半导体材料、未掺杂杂质的本征半导体材料或多晶半导体材料。10.根据权利要求1所述的三维半导体存储器件，其中，所述竖直分离堤坝结构的顶表面与所述第二衬底接触。11.根据权利要求1所述的三维半导体存储器件，其中，每个所述贯通结构的底表面与所述竖直分离堤坝结构的底表面彼此共面。12.根据权利要求1所述的三维半导体存储器件，其中，当在平面中观察时，所述竖直分离堤坝结构具有多边环形或圆环形。13.根据权利要求1所述的三维半导体存储器件，其中，所述模制结构的外侧壁与所述竖直分离堤坝结构的内侧壁接触。14.一种三维半导体存储器件，包括：第一衬底，包括单元阵列区和接触区；在所述第一...

【专利技术属性】
技术研发人员：张允瑄，成政泰，崔茂林，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：