用于存内计算操作的位线电压钳位读取电路制造技术

本公开涉及用于存内计算操作的位线电压钳位读取电路。一种存内计算电路包括存储器阵列，该存储器阵列具有通过字线以行连接和通过位线以列连接的SRAM单元。行控制器电路同时并行地致动字线以进行存内计算操作。列处理电路包括钳位电路，该钳位电路在存内计算操作的执行期间将位线上的电压钳位到超过SRAM单元位翻转电压的电平。列处理电路还可以包括电流镜像电路，该电流镜像电路对响应于同时致动而在每个位线上形成的读取电流进行镜像以生成用于存内计算操作的决策输出。镜像读取电流由积分电容器积分以生成输出电压，该输出电压由模数转换器电路转换为数字信号。数转换器电路转换为数字信号。数转换器电路转换为数字信号。

【技术实现步骤摘要】
用于存内计算操作的位线电压钳位读取电路
[0001]相关申请的交叉引用
[0002]本申请要求于2022年5月25日提交的美国专利临时申请No.63/345,518的优先权，该申请的公开内容通过引用并入本文。


[0003]实施例涉及一种利用静态随机存取存储器(SRAM)阵列的存内计算电路，并且具体地涉及一种在SRAM阵列的多行的同时访问期间对位线电压进行钳位以用于存内计算操作的读取电路。

技术介绍

[0004]参考图1，图1示出了存内计算电路10的示意图。电路10利用静态随机存取存储器(SRAM)阵列12，该SRAM阵列12由以具有N行和M列的矩阵格式布置的标准6T SRAM存储器单元14形成。作为替代，可以使用具有类似功能和拓扑结构的标准8T存储器单元或SRAM。每个存储器单元14被编程为存储用于存内计算操作的内核数据(kernel data)或计算权重的比特。在该上下文中，存内计算操作被理解为一种形式的高维矩阵向量乘法(MVM)，该MVM支持存储在存储器的多位单元中的多位权重。该组位单元(在多位权重的情况下)可以被认为是虚拟突触元件(virtual synaptic element)。计算权重的每个位具有逻辑“1”或逻辑“0”值。
[0005]每个SRAM单元14包括字线WL以及一对互补位线BLT和BLC。8T型SRAM单元将另外包括读取字线RWL和读取位线BLR。矩阵的公共行中的单元14通过公共字线WL(并且在8T型实现方式中通过公共读取字线RWL)彼此连接。矩阵的公共列中的单元14通过公共的一对互补位线BLT和BLC(以及在8T型实现方式中通过公共读取位线BLR)彼此连接。每个字线WL、RWL由字线驱动器电路16驱动，该字线驱动器电路16可以被实现为CMOS驱动器电路(例如，形成逻辑反相器电路的串联连接的p沟道和n沟道MOSFET晶体管对)。施加到字线并且由字线驱动器电路16驱动的字线信号是从输入到存内计算电路10的特征数据生成的，并且由行控制器电路18控制。列处理电路20感测M列的各对互补位线BLT和BLC上(和/或读取位线BLR上)的模拟电流信号，并且根据这些模拟电流信号生成用于存内计算操作的决策输出。列处理电路20可以被实现以支持处理，其中首先个体地处理列上的模拟电流信号，然后再对多个列输出进行重组。
[0006]尽管图1中没有明确示出，但可以理解，电路10还包括本领域技术人员已知的常规行解码、列解码和读写电路，以与将计算权重的位写入到存储器阵列12的SRAM单元14和从存储器阵列12的SRAM单元14中读取计算权重的位相结合来使用。
[0007]现在参考图2，每个存储器单元14包括两个交叉耦合的CMOS反相器22和24，每个反相器包括一对串联连接的p沟道和n沟道MOSFET晶体管。反相器22和24的输入和输出被耦合以形成锁存电路，该锁存电路具有真数据存储节点QT和互补数据存储节点QC，该互补数据存储节点QC存储所存储的数据位的互补逻辑状态。单元14还包括两个传输(通栅
(passgate))晶体管26和28，晶体管26和28的栅极端子由字线WL驱动。晶体管26的源极漏极路径连接在真数据存储节点QT与和真位线BLT相关联的节点之间。晶体管28的源极漏极路径连接在互补数据存储节点QC与和互补位线BLC相关联的节点之间。每个反相器22和24中的p沟道晶体管30和32的源极端子被耦合以接收高电源节点处的高电源电压(例如，Vdd)，而每个反相器22和24中的n沟道晶体管34和36的源极端子被耦合以接收低电源节点处的低电源电压(如，接地(Gnd)参考)。虽然图2特定于6T型单元的使用，但本领域技术人员认识到，8T型单元被类似地配置，并且将还包括耦合到存储节点中的一个存储节点的信号路径，并且包括传输(通栅)晶体管，该晶体管耦合到读取位线BLR并且由读取字线RWL上的信号栅极驱动。字线驱动器电路16通常还被耦合以接收高电源节点处的高电源电压(Vdd)，并且参考低电源节点处的低电源电压(Gnd)。
[0008]行控制器电路18执行以下功能：选择字线WL<0>至WL<N
‑
1>中的哪些字线将在存内计算操作期间被同时并行访问(或致动)，以及根据用于存内计算运算的特征数据来控制脉冲化信号到字线的施加。图1仅以示例的方式示出了用脉冲化字线信号同时致动所有N个字线，可以理解，存内计算操作可以改为利用对少于SRAM阵列的所有行的同时致动。给定的一对互补位线BLT和BLC上(或8T型实现方式中的读取位线RBL上)的模拟信号根据存储在对应列的存储器单元14中的计算权重的位的逻辑状态以及施加到这些存储器单元14的脉冲化字线信号的(一个或多个)宽度。
[0009]图1所示的实现方式示出了用于存内计算操作的所施加的字线信号的脉宽调制(PWM)形式的示例。对所施加的字线信号使用PWM或周期脉冲调制(PTM)是用于基于乘法累加(MAC)运算的向量的线性度的存内计算操作的常见技术。脉冲化字线信号格式可以进一步发展为编码脉冲串，以管理存内计算操作的特征数据的块稀疏性(blcok sparsity)。因此认识到，当同时驱动多个字线时，可以使用所施加的字线信号的任意一组编码方案。此外，在更简单的实现方式中，应当理解，在同时致动中施加的所有字线信号可以改为具有相同脉冲宽度。
[0010]图3是时序图，其示出了在给定存内计算操作中将示例脉宽调制字线信号同时施加到SRAM阵列12中的多行存储器单元14，以及响应于由于那些字线信号的(一个或多个)脉冲宽度和存储在存储器单元14中的计算权重的位的逻辑状态而导致的单元读取电流(I
R
)的下降而分别在一对对应的互补位线BLT和BLC上随时间形成的电压Va,T和Va,C。所示的电压Va电平的表示仅仅是一个示例。在存内计算操作的计算周期完成之后，电压Va电平返回到位线预充电Vdd电平。将注意到，存在位线BLT和BLC中的至少一个位线上的电压可能从Vdd电压下降到低于写入裕度(margin)的电平的风险，其中相对于列的存储器单元14中的一个存储器单元中存储的数据位值发生不希望的数据翻转。例如，存储在列的单元14中的逻辑“1”状态可以被翻转到逻辑“0”状态。这种数据翻转在存储器单元中存储的计算权重中引入数据错误，从而危及后续存内计算操作的精度。
[0011]由于过度的位线电压降低而发生的不希望的数据翻转主要是在存内计算操作期间以矩阵向量乘法模式同时并行访问字线的结果。该问题不同于SRAM位单元的正常数据翻转，其是由于当位线接近电源电压Vdd的电平时在串行位单元访问中发生的静态噪声裕度(Static
‑
Noise
‑
Margin，SNM)问题。在串行访问期间，正常数据翻转是由数据存储节点QT或QC的接地反弹引起的。
[0012]解决串行位单元访问SNM故障问题的已知解决方案是将字线电压降低少量，并且这通常通过字线驱动器的短路和泄放路径的使用来本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存内计算电路，包括：存储器阵列，包括以具有多行和多列的矩阵布置的多个存储器单元，每行包括连接到所述行的所述存储器单元的字线，并且每列包括连接到所述列的所述存储器单元的第一位线；用于每行的字线驱动器电路，具有被连接以驱动所述行的所述字线的输出；行控制器电路，被配置为通过响应于用于存内计算操作的特征数据而将脉冲通过所述字线驱动器电路施加到所述字线，来同时致动所述多个字线；以及列处理电路，包括耦合到每个第一位线的第一读取电路，其中每个第一读取电路包括：第一差分放大器，具有耦合到所述第一位线的第一输入、被配置为接收参考电压的第二输入、和输出；其中在用于所述存内计算操作的对所述多个字线进行的所述同时致动期间，所述参考电压处于大于所述存储器单元的位翻转电压的电平；第一MOS晶体管，具有耦合到所述第一位线以接收所述第一读取电流的漏极和耦合到所述第一差分放大器的所述输出的栅极；第二MOS晶体管，具有耦合到所述第一差分放大器的所述输出的栅极和被配置为输出第一镜像读取电流的漏极；以及第一积分电容器，被配置为对所述第一镜像读取电流进行积分以生成第一输出电压。2.根据权利要求1所述的电路，其中所述第一差分放大器和所述第一MOS晶体管用于将所述第一位线上的电压钳位到所述参考电压。3.根据权利要求1所述的电路，其中所述列处理电路还包括被配置为将所述第一输出电压转换为数字输出的模数转换器ADC电路。4.根据权利要求1所述的电路，还包括与所述第二MOS晶体管串联耦合的开关，其中所述开关由积分控制信号致动，以在所述存内计算操作期间控制所述第一积分电容器对所述第一镜像读取电流的积分。5.根据权利要求1所述的电路，其中在所述存内计算操作开始时，所述第一积分电容器响应于复位控制信号的断言而被放电。6.根据权利要求1所述的电路，其中每列还包括连接到所述列的所述存储器单元的第二位线，并且其中所述列处理电路还包括耦合到每个第二位线的第二读取电路，其中每个第二读取电路包括：第二差分放大器，具有耦合到所述第二位线的第一输入、被配置为接收所述参考电压的第二输入，和输出；第三MOS晶体管，具有耦合到所述第二位线以接收所述第二读取电流的漏极和耦合到所述第二差分放大器的所述输出的栅极；以及第四MOS晶体管，具有耦合到所述第二差分放大器的所述输出的栅极和被配置为输出第二镜像读取电流的漏极；以及第二积分电容器，被配置为对所述第二镜像读取电流进行积分以生成第二输出电压。7.根据权利要求6所述的电路：其中所述第一差分放大器和所述第一MOS晶体管用于将所述第一位线上的电压钳位到所述参考电压；并且
其中所述第二差分放大器和所述第三MOS晶体管用于将所述第二位线上的电压钳位到所述参考电压。8.根据权利要求6所述的电路，其中所述列处理电路还包括被配置为将所述第一输出电压与所述第二输出电压之间的差转换为数字输出的模数转换器ADC电路。9.根据权利要求6所述的电路，还包括与所述第二MOS晶体管和所述第四MOS晶体管中的每个晶体管串联耦合的开关，其中在所述存内计算操作期间，所述开关由积分控制信号致动，以控制所述第一积分电容器和所述第二积分电容器分别对所述第一镜像读取电流和所述第二镜像读取电流的积分。10.根据权利要求6所述的电路，其中在所述存内计算操作开始时，所述第一积分电容器和所述第二积分电容器响应于复位控制信号的断言而被放电。11.根据权利要求1所述的电路，其中每列还包括连接到所述列的所述存储器单元的第二位线，并且其中所述列处理电路还包括耦合到每个第二位线的第二读取电路，其中每个第二读取电路包括：第二差分放大器，具有耦合到所述第二位线的第一输入、被配置为接收所述参考电压的第二输入，和输出；第三MOS晶体管，具有耦合到所述第二位线以接收所述第二读取电流的漏极和耦合到所述第二差分放大器的所述输出的栅极；以及第四MOS晶体管，具有耦合到所述第二差分放大器的所述输出的栅极和被配置为输出第二镜像读取电流的漏极；其中所述第一积分电容器被配置为对所述第一镜像读取电流与所述第二镜像读取电流之间的差进行积分以生成所述第一输出电压。12.根据权利要求11所述的电路，其特征在于：其中所述第一差分放大器和所述第一MOS晶体管用于将所述第一位线上的电压钳位到所述参考电压；并且其中所述第二差分放大器和所述第三MOS晶体管用于将所述第二位线上的电压钳位到所述参考电压。13.根据权利要求11所述的电路，其中所述列处理电路还包括被配置为将所述第一输出电压转换为数字输出的模数转换器ADC电路。14.根据权利要求11所述的电路，还包括与所述第二MOS晶体管和所述第四MOS晶体管中的至少一个晶体管串联耦合的开关，其中在所述存内计算操作期间，所述开关由积分控制信号致动，以控制所述第一积分电容器对所述第一镜像读取电流与所述第二镜像读取电流之间的差的积分。15.根据权利要求11所述的电路，其中在所述存内计算操作开始时，所述第一积分电容器响应于复位控制信号的断言而被放电。16.根据权利要求1所述的电路，其中所述字线驱动器电路由自适应电源电压供电，并且所述电路还包括：电压发生器电路，被配置为在用于所述存内计算操作的对所述多个字线进行的所述同时致动期间，生成用于向所述字线驱动器电路供电的所述自适应电源电压，所述自适应电源电压具有根据集成电路工艺和/或温度条件的电平。
17.根据权利要求16所述的电路，其中所述电压发生器电路包括：电流源，被配置为生成施加到第一节点的电流；以及第一晶体管和第二晶体管的串联连接，在所述第一节点与参考节点之间；其中所述自适应电源电压在所述第一节点处生成；其中所述第一晶体管是所述存储器单元内的通栅晶体管的副本；其中所述第二晶体管是所述存储器单元内的下拉晶体管的副本。18.根据权利要求17所述的电路，其中：由所述电流源生成的所述电流具有被设置为取决于参考电流的大小，所述参考电流表示针对适用的集成电路工艺角流过所述通栅晶体管和所述下拉晶体管的电流；并且由所述电流源生成的所述电流的所述大小以施加到所述参考电流的因子被缩放；其中所述第一晶体管以所述因子被缩放为所述通栅晶体管的所述副本；并且其中所述第二晶体管以所述因子被缩放为所述下拉晶体管的所述副本。19.根据权利要求18所述的电路，其中所述列处理电路还包括被配置为将所述第一输出电压转换为数字输出的逐次逼近寄存器SAR型模数转换器ADC电路，所述SAR型ADC电路包括反馈电流数模转换器DAC电路，所述反馈DAC电路具有参考所述参考电流的选择性被致动的电流源。20.根据权利要求17所述的电路，还包括放大器电路，所述放大器电路具有耦合到所述第一节点的输入和被耦合以为所述字线驱动器电路供电的输出。21.根据权利要求17所述的电路，其中所述电流源被控制以生成对所述电流的调节，并且所述电路还包括控制电路，所述控制电路被配置为：响应于用于所述存储器单元的晶体管器件的适用的集成电路工艺角，而生成用以施加到所述电流源的控制信号，以将所述电流的电平调制远离标称电平。22.根据权利要求21所述的电路，其中所述适用的集成电路工艺角由存储在所述控制电路中的编程代码指示。23.根据权利要求22所述的电路，其中所述控制电路包括将所述编程代码与所述控制信号的值相关联的查找表LUT。24.根据权利要求21所述的电路，其中所述控制电路还包括温度传感器，并且其中所述控制信号被配置为：引起对响应于适用的集成电路工艺角设置的所述电流的所述电平的温度相关调谐。25.根据权利要求24所述的电路，其中所述控制电路包括将感测到的集成电路温度与所述控制信号的所述值的调谐电平相关的查找表LUT。26.根据权利要求1所述的电路，其中每个存储器单元是6TSRAM单元。27.一种存内计算电路，包括：存储器阵列，包括以具有多行以及第一列和第二列的矩阵布置的多个存储器单元，每行包括连接到所述行的所述存储器单元的字线，并且所述第一列和所述第二列中的每列包括连接到所述列的所述存储器单元的第一位线；用于每行的字线驱动器电路，具有被连接以驱动所述行的所述字线的输出；行控制器电路，被配置为通过响应于用于存内计算操作的特征数据而将脉冲通过所述字线驱动器电路施加到所述字线，来同时致动所述多个字线；以及
列处理电路，包括：第一读取电路，包括：第一电压钳位电路，被配置为在用于所述存内计算操作的对所述多个字线进行的所述同时致动期间，将所述第一列的所述第一位线上的电压钳位到参考电压；以及第一电流镜像电路，连接到所述第一电压钳位电路并且耦合到所述第一列的所述第一位线，所述第一电流镜像电路具有第一电流镜像比率，并且被配置为对所述第一列的所述第一位线上的第一读取电流进行镜像以生成第一镜像读取电流；第二读取电路，包括：第二电压钳位电路，被配置为在用于所述存内计算操作的对所述多个字线进行的所述同时致动期间，将所述第二列的所述第一位线上的电压钳位到所述参考电压；以及第二电流镜像电路，连接到所述第二电压钳位电路并且耦合到所述第二列的所述第一位线，所述第二电流镜像电路具有第二电流镜像比率，并且被配置为镜对述第二列的所述第一位线上的第二读取电流进行镜像以生成第二镜像读取电流；以及第一积分电容器，被配置为对所述第一镜像读取电流和所述第二镜像读取电流的总和进行积分以生成第一输出电压；其中在用于所述存内计算操作的对所述多个字线进行的所述同时致动期间，所述参考电压处于大于所述存储器单元的位翻转电压的电平。28.根据权利要求27所述的电路，其中所述第一镜像比率和所述第二镜像比率不同并且具有二进制权重。29.根据权利要求27所述的电路，其中所述列处理电路还包括被配置为将所述第一输出电压转换为数字输出的模数转换器ADC电路。30.根据权利要求27所述的电路，其中所述第一电流镜像电路和所述第二电流镜像电路中的每个电流镜像电路包括：差分放大器，具有耦合到所述第一位线的第一输入、被配置为接收所述参考电压的第二输入，和输出；第一MOS晶体管，具有耦合到所述第一位线以接收所述第一读取电流或所述第二读取电流的漏极和耦合到所述差分放大器的所述输出的栅极；以及第二MOS晶体管，具有耦合到所述差分放大器的所述输出的栅极和被配置为输出所述第一镜像读取电流或所述第二镜像读取电流的漏极。31.根据权利要求27所述的电路，其中所述第一电流镜像电路和所述第二电流镜像电路中的每个电流镜像电路被可切换地控制，以在所述存内计算操作期间响应于积分控制信号的断言而分别输出所述第一镜像读取电流和所述第二镜像读取电流。32.根据权利要求27所述的电路，其中在所述存内计算操作开始时，所述第一积分电容器响应于复位控制信号的断言而被放电。33.根据权利要求27所述的电路，其中每列还包括连接到所述列的所述存储器单元的第二位线，并且其中所述列处理电路还包括：第三读取电路，包括：第三电压钳位电路，被配置为在用于所述存内计算操作的对所述多个字线进行的所述同时致动期间，将所述第一列的所述第二位线上的电压钳位到所述参考电压；以及
第三电流镜像电路，连接到所述第三电压钳位电路并且耦合到所述第一列的所述第二位线，所述第三电流镜像电路具有所述第一电流镜像比率，并且被配置为对所述第一列的所述第二位线上的第三读取电流进行镜像以生成第三镜像读取电流；第四读取电路，包括：第四电压钳位电路，被配置为在用于所述存内计算操作的对所述多个字线进行的所述同时致动期间，将所述第二列的所述第二位线上的电压钳位到所述参考电压；以及第四电流镜像电路，连接到所述第四电压钳位电路并且耦合到所述第二列的所述第二位线，所述第四电流镜像电路具有所述第二电流镜像比率，并且被配置为对所述第二列的所述第二位线上的第四读取电流进行镜像以生成第四镜像读取电流；以及第二积分电容器，被配置为对所述第三镜像读取电流和所述第四镜像读取电流的总和进行积分以生成第二输出电压。34.根据权利要求33所述的电路，其中所述第一镜像比率和所述第二镜像比率不同并且具有二进制权重。35.根据权利要求33所述的电路，其中所述列处理电路还包括被配置为将所述第一输出电压与所述第二输出电压之间的差转换为数字输出的...

【专利技术属性】
技术研发人员：K，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：