一种9T2M的nvSRAM单元、模式切换电路以及非易失性存储电路制造技术

本发明专利技术属于集成电路技术领域，具体涉及一种9T2M的nvSRAM单元、模式切换电路以及非易失性存储电路。nvSRAM单元包括PMOS管P1~P4，NMOS管N1~N5，以及磁隧穿结MTJ1和MTJ2，其中，P1、P2、N1、N2、N4、N5构成6T单元，其余构成NVM。NVM中，MTJ1正向接存储节点Q，反向接N3和P3的源极；MTJ2正向接存储节点QB，反向接N3和P4的源极。P3和P4的漏极接小电源VDD2；P3和P4的栅极接第一控制信号；N3的栅极接第二控制信号。模式切换电路包括两个反向器，两个与门，一个或门。本发明专利技术解决了现有电路无法在可靠性、高速性能和低功耗等指标方面实现平衡的问题。性能和低功耗等指标方面实现平衡的问题。性能和低功耗等指标方面实现平衡的问题。

【技术实现步骤摘要】
一种9T2M的nvSRAM单元、模式切换电路以及非易失性存储电路


[0001]本专利技术属于集成电路
，具体涉及一种9T2M的nvSRAM单元、一种模式切换电路、一种非易失性存储电路及其芯片。

技术介绍

[0002]近年来，随着物联网和可穿戴设备的快速发展和广泛应用，物联网芯片的需求正在不断增长。而可穿戴设备和物联网设备普遍采用如图1所示的基于SRAM+NVM的双宏方案实现数据的存储。在双宏方案中，SRAM用于对计算中所需的中间数据进行短期存储，而非易失性存储器NVM用于对源数据和运算结果进行断电存储，以降低待机电流。这种双宏方案可以根据数据的不同类型对其采取不同的存储方案，但是，双宏方案也存在一些不可忽视的弊端。例如，双宏方案无法在睡眠模式下使用低电源电压实现频繁的断电和为SRAM短暂的盈亏平衡时间。造成这一问题原因是，在SRAM和NVM间实现逐字串行传输数据会导致断电前的数据备份和上电后的数据恢复操作变得缓慢，也会造成器件设备的功耗明显增加。
[0003]针对双宏方案的上述问题，技术人员设计出了如图2所示的同时包含SRAM单元和NVM单元的nvSRAM器件，nvSRAM器件可以在单元内执行逐位数据传输，并能够进行块级并行数据传输，具有比双宏方案更快的数据备份和数据恢复操作性能。其中，磁隧穿结（MTJ）因具有高速、低功耗、无限续航以及易于与CMOS工艺集成等特点受到广泛关注，是下一代高密度片上非易失存储器件（eNVM）的重要候选者。
[0004]现阶段的nvSRAM单元多使用磁隧穿结和忆阻器来设计所需的NVM单元，并得到了如图3所示的包含不同数量元件的多种电路设计方案；分别为4T2R、6T2R、7T1R、7T2R、8T1R方案。上述电路都具有类SRAM的数据存储功能，以及基于NVM实现的片内数据备份和数据恢复功能。但是这些经典电路仍存在如下缺陷：（1）4T2R、6T2R和7T2R为了满足非易失性功能的要求，会对非易失性器件进行重置复写的操作，在存储节点Q和QB处遭受明显的直流短路电流，使nvSRAM单元稳定性下降。（2）7T1R、8T1R为了尽可能的减少面积牺牲，使用单个非易失性器件进行数据的存储和恢复操作，但是单个非易失性器件的不对称性，会使单元在正常运行期间需要更多的能量以及影响nvSRAM单元的稳定性。因此，如何设计一种新的nvSRAM方案，以提升非易失性存储器的性能，满足存储器对可靠性，高速，低功耗等不同指标的要求，正成为本领域技术人员亟待解决的技术难题。

技术实现思路

[0005]为了解决现有nvSRAM电路无法在可靠性、高速性能和低功耗等不同指标方面实现平衡的问题，本专利技术提供一种9T2M的nvSRAM单元、一种模式切换电路一种非易失性存储电路及其芯片。
[0006]本专利技术采用以下技术方案实现：一种9T2M的nvSRAM单元，其包括4个PMOS管P1~P4，5个NMOS管N1~N5，以及2个磁隧
穿结MTJ1和MTJ2，其中，P1、P2、N1、N2、N4、N5构成经典的具有两个存储节点Q和QB的6T
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SRAM存储单元，6T
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SRAM存储单元接主电源VDD1；其余元器件构成非易失性存储单元NVM。
[0007]NVM的电路连接关系如下：MTJ1的正向接存储节点Q，反向接N3和P3的源极；MTJ2的正向接存储节点QB，反向接N3的源极和P4的源极。P3和P4的漏极接在断电恢复后先于主电源VDD1开启的小电源VDD2；P3和P4的栅极相连并接第一控制信号CTRL1；N3的栅极接第二控制信号CTRL2。
[0008]nvSRAM单元中的6T
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SRAM存储单元提供基础的数据读、写、保持功能；NVM单元用于对6T
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SRAM存储单元中存储的数据进行备份，并在重新上电后利用NVM单元的备份数据对存储节点进行数据恢复。
[0009]在本专利技术中，6T
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SRAM存储单元的电路连接关系如下：P1和N1构成一个反相器，P2和N2构成另一个反相器；二者反相交叉耦合形成存储节点Q和QB；存储节点Q通过传输管N4接到位线BL上，存储节点QB通过传输管N5接到位线BLB上，N4和N5的栅极接字线WL。
[0010]作为本专利技术进一步的改进，NVM单元的数据备份功能的操作逻辑如下：将第一控制信号CTRL1和第二控制信号线CTRL2均置为高电平，此时，N3导通、P3、P4关闭；Q和QB节点通过N3形成通路，并同步改写MTJ1和MTJ2的阻态。
[0011]阻态改写规则如下：当Q为高电平，QB为低电平时，则MTJ1为低阻态，MTJ2为高阻态；当Q为低电平，QB为高电平时，则MTJ1为高阻态，MTJ2为低阻态。
[0012]作为本专利技术进一步的改进，NVM单元的数据备份功能的操作逻辑如下：在电路重新上电时，将第一控制信号CTRL1和第二控制信号线CTRL2均置为低电平，此时，N3管关闭，P3、P4管打开；小电源VDD2先于主电源VDD1开启，小电源VDD2根据MTJ1和MTJ2在断电前的因数据备份操作形成的阻态向对应的存储节点进行充电，以使得连接低阻态磁隧穿结的存储节点的电平高于连接高阻态磁隧穿结的存储节点，在两个存储节点间形成初始电压差。
[0013]之后，主电源VDD1在重新上电紧随小电源VDD2开启，并扩大两个存储节点的电势差至对应原始存储数据的高低电平状态；进而实现数据恢复。
[0014]在本专利技术中，6T
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SRAM存储单元执行数据写操作的逻辑如下：先将位线BL和BLB置为拟写入数据对应的电平状态，再将字线信号WL置为高电平，使得传输管N4和N5打开。然后，根据拟写入的存储数据，通过位线BL和BLB的电压改写对应的两存储节点的电平状态，以使得：存储数据为“1”的存储节点连接的位线呈高电平状态，存储数据为“0”的存储节点连接的位线呈低电平状态；完成数据写操作。
[0015]6T
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SRAM存储单元执行数据读操作的逻辑如下：将位线BL和BLB预充至VDD，再将字线信号WL置为高电平；此时，位线BL和BLB与存储节点Q和QB之间形成通路，这使得两位线BL和BLB间形成与存储节点Q和QB间对应的电压差，通过读取位线电压差完成数据读操作。
[0016]6T
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SRAM存储单元执行数据保持操作的逻辑如下：在数据写操作完成后，将字线信号WL关闭，位线BL和BLB与存储节点Q和QB处于隔离的状态；6T
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SRAM存储单元中的锁存器结构使得存储节点Q和QB始终处于双稳定的状态，完成数据保持操作。
[0017]作为本专利技术进一步的改进，9T2M的nvSRAM单元在执行数据备份和恢复策略时具有
至少两种工作模式，包括断电不可预期模式和断电可预期模式。
[0018]在断电不可预期模式下，9T2M的nvSRAM单元在每次执行一次数据写操作时，主动完成一次数据备份操作，并在断电后重新本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种9T2M的nvSRAM单元，其特征在于：其包括4个PMOS管P1~P4，5个NMOS管N1~N5，以及2个磁隧穿结MTJ1和MTJ2，其中，P1、P2、N1、N2、N4、N5构成具有两个存储节点Q和QB的6T
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SRAM存储单元，6T
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SRAM存储单元接主电源VDD1；其余元器件构成非易失性存储单元NVM；NVM的电路连接关系如下：MTJ1的正向接存储节点Q，反向接N3和P3的源极；MTJ2的正向接存储节点QB，反向接N3的源极和P4的源极；P3和P4的漏极接在断电恢复后先于主电源VDD1开启的小电源VDD2；P3和P4的栅极相连并接第一控制信号CTRL1；N3的栅极接第二控制信号CTRL2；所述9T2M的nvSRAM单元中的6T
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SRAM存储单元提供基础的数据读、写、保持功能；NVM单元用于在断电前对6T
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SRAM存储单元中存储的数据进行备份，并在重新上电后利用NVM单元的备份数据对存储节点进行数据恢复。2.如权利要求1所述的9T2M的nvSRAM单元，其特征在于：所述6T
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SRAM存储单元的电路连接关系如下：P1和N1构成一个反相器，P2和N2构成另一个反相器；二者反相交叉耦合形成存储节点Q和QB；存储节点Q通过传输管N4接到位线BL上，存储节点QB通过传输管N5接到位线BLB上，N4和N5的栅极接字线WL。3.如权利要求2所述的9T2M的nvSRAM单元，其特征在于：所述NVM单元的数据备份功能的操作逻辑如下：将第一控制信号CTRL1和第二控制信号线CTRL2均置为高电平，此时，N3导通、P3、P4关闭；Q和QB节点通过N3形成通路，并同步改写MTJ1和MTJ2的阻态；阻态改写规则如下：当Q为高电平，QB为低电平时，则MTJ1为低阻态，MTJ2为高阻态；当Q为低电平，QB为高电平时，则MTJ1为高阻态，MTJ2为低阻态。4.如权利要求2所述的9T2M的nvSRAM单元，其特征在于：所述NVM单元的数据备份功能的操作逻辑如下：在电路重新上电时，将第一控制信号CTRL1和第二控制信号线CTRL2均置为低电平，此时，N3管关闭，P3、P4管打开；小电源VDD2先于主电源VDD1开启，小电源VDD2根据MTJ1和MTJ2在断电前的因数据备份操作形成的阻态向对应的存储节点进行充电，以使得连接低阻态磁隧穿结的存储节点的电平高于连接高阻态磁隧穿结的存储节点，在两个存储节点间形成初始电压差；之后，主电源VDD1在重新上电紧随小电源VDD2开启，并扩大两个存储节点的电势差至对应原始存储数据的高低电平状态；进而实现数据恢复。5.如权利要求2所述的9T2M的nvSRAM单元，其特征在于：所述6T
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SRAM存储单元执行数据写操作的逻辑如下：先将位线BL和BLB置为拟写入数据对应的电平状态，再将字线信号WL置为高电平，使得传输管N4和N5打开；然后，根据拟写入的存储数据，通过位线BL和BLB的电压改写对应的两存储节点的电平状态，以使得：存储数据为“1”的存储节点连接的位线呈高电平状态，存储数据为“0”的存储节点连接的位线呈低电平状态；完成数据写操作；所述6T
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SRAM存储单元执行数据读操作的逻辑如下：将位线BL和BLB预充至VDD，再将字线信号WL置为高电平；此时，位线BL和BLB与存储节点Q和QB之间形成通路，这使得两位线BL和BLB间形成与存储节点Q和QB间对应的电压差，通过读取位线电压差完成数据读操作；
所述6T
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SRAM存储单元执行数据保持操作的逻辑如下：在数据写操作完成后，将字线信号WL关闭，位线BL和BLB与存储节点Q和QB处于隔离的状态；6T
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SRAM存储单元中的锁存器结构使得存储节点Q和QB始终处于双稳定的状态，完成数据保持操作。6.如权利要求2所述的9T2M的nvSRAM单元，其特征在...

【专利技术属性】
技术研发人员：周永亮，韦一鸣，杨震，周子璇，彭春雨，戴成虎，郝礼才，李鑫，蔺智挺，吴秀龙，
申请(专利权)人：安徽大学，
类型：发明
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