存储器件及其制造方法技术

本发明专利技术的实施例提供了一种存储器件，包括半导体衬底。该存储器件包括在半导体衬底上方的沟道层堆叠件，每个沟道层包括氧化物材料。该存储器件包括与沟道层堆叠件交错的字线结构。该存储器件包括在沟道层堆叠件两侧的源极部件和漏极部件。本发明专利技术的实施例提供了一种存储器件的制造方法。储器件的制造方法。储器件的制造方法。

【技术实现步骤摘要】
存储器件及其制造方法


[0001]本专利技术的实施例总体涉及半导体领域，更具体地，涉及存储器件及其制造方法。

技术介绍

[0002]由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成度不断改善，半导体行业经历了快速增长。在大多数情况下，这种集成度的提高来自于最小特征尺寸的不断减少，这使得更多的部件可以被集成到给定的区域。

技术实现思路

[0003]本专利技术的一个实施例提供了一种存储器件，包括：半导体衬底；沟道层堆叠件，位于所述半导体衬底上方，每个沟道层均包括导电氧化物材料；字线结构，与所述沟道层堆叠件交错；以及源极部件和漏极部件，位于所述沟道层堆叠件的两侧。
[0004]本专利技术的另一实施例提供了一种存储器件，包括：半导体衬底；以及存储单元，位于所述半导体衬底上方，包括：沟道层堆叠件，每个沟道层均包括金属氧化物；字线结构，包围每个沟道层；和源极金属电极和漏极金属电极，位于所述沟道层堆叠件的两侧。
[0005]本专利技术的又一实施例提供了一种制造存储单元的方法，包括：在衬底上方形成交替的牺牲层和沟道层的堆叠件，所述堆叠件沿第一方向纵向定向，其中，每个沟道层均包括金属氧化物材料；对所述堆叠件进行图案化，以便在所述堆叠件中形成凹槽，所述凹槽沿所述第一方向纵向定向；在所述凹槽中形成源极部件和漏极部件；选择性地去除图案化的所述堆叠件中的所述牺牲层，以在所述沟道层之间形成开口；以及在所述开口中形成字线结构，其中，所述字线结构环绕所述堆叠件中的每个沟道层，所述字线结构沿所述第一方向纵向定向。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各种部件的尺寸可以被任意增大或减小。
[0007]图1示出了根据一些实施例的示例性存储器件的立体图。
[0008]图2示出了根据一些实施例的立体图，显示了图1所示的示例存储器件的部分沿AA'线的截面。
[0009]图3示出了根据一些实施例的图1所示的示例存储器件的部分的平面顶视图。
[0010]图4示出了根据一些实施例的图1所示的示例存储器件的部分沿线BB'的横截面图。
[0011]图5示出了根据一些实施例的与操作图4所示的示例性存储器件相关的示例性波形。
[0012]图6、图7、图8、图9、图10、图11、图12和图13分别示出了根据一些实施例的图1所示
的示例存储器件的部分沿BB'线的横截面图。
[0013]图14是根据一些实施例的用于制造示例存储器件的方法的示例流程图。
[0014]图15A、图16A、图17A、图20A、图21A、图22A、图23A、图24A和图25A示出了根据一些实施例的图14所示的方法的各个制造阶段中的示例存储器件的立体图。
[0015]图15B、图16B、图17B、图20B、图21B、图22B、图23B、图24B和图25B分别示出了根据一些实施例，在图14所示方法的各个制造阶段期间，如图15A、图16A、图17A、图20A、图21A、图22A、图23A、图24A和图25A所示的示例存储器件沿线BB'的横截面图。
[0016]图18和图19分别示出了根据一些实施例，在图14中所示的方法的各个制造阶段期间，如图16A和图17A所示的示例存储器件沿线BB'的横截面视图。
具体实施方式
[0017]本专利技术提供了用于实现本公开的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0018]而且，为了便于描述，在此可以使用诸如“在
…
下方”“在
…
下面”“下部”“在
…
之上”“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地做出相应的解释。
[0019]本公开内容一般针对后段制程(BEOL)存储器件和制造该器件的方法。具体而言，本公开涉及具有包括堆叠纳米片的三维(3D)沟道结构的BEOL存储器件。虽然现有的BEOL存储器件一般来说是足够的，但它们不是在所有方面都完全令人满意。例如，现有BEOL存储器件的平面沟道结构通常在相邻单元之间连续延伸，以避免工艺问题。然而，由于源极和漏极之间的电位差，这样的配置可能导致相邻单元之间的高电流泄漏，即使在栅极截止时也是如此。此外，由于有效沟道宽度较小，在具有平面沟道结构的BEOL存储器件中，I
on
(开机电流)不足可能很明显。因此，至少由于这些原因，可能需要对BEOL存储器件进行改进。
[0020]图1和图2分别示出了根据本公开的各种实施例的存储器件100的三维立体图。应当理解，图1和图2的立体图是简化的，因此，应当理解，任何其他特征/部件也可以包括在图1和图2中，同时保持在本公开的范围内。
[0021]如图所示，存储器件100包括作为存储器阵列布置的若干存储单元104(例如，在图1的实例中示出了四个存储单元104)，存储单元阵列沿X方向和Y方向延伸。应该理解的是，在一些实施例中，任何数量的这种存储器层可以相互堆叠在一起(例如，沿Z方向)，以形成存储器阵列。每个存储单元104可以包括交错的WL结构和沟道层的堆叠，其中WL结构作为栅极来控制沟道层，并且沟道层与一对源极部件和漏极部件电接触，其细节将在下面讨论。
[0022]在本实施例中，存储单元104包括在半导体衬底102上方的WL结构150，其中WL结构
150沿Y方向连续延伸(例如，在图1和图2的实例中显示了两个WL结构150)，并且沿X方向与相邻的WL结构150分开。存储单元104还包括多个与WL结构150电连接的沟道层110，其中沟道层110与WL结构150交错，形成沿Z方向的堆叠件112。如图2所示，WL结构150包裹着每个存储单元104内的每个沟道层110，也就是说，沟道层110在相邻或邻近的存储单元104之间沿Y方向是不连续的。至少由于这个原因，存储器件100被称为全环栅(GAA)器件。另外，由于沟道层110可以被认为是纳米片(或纳米棒)，存储器件100也可以被称为纳米片(NS)器件。有利的是，环绕式结构允许WL结构150对沟道层110提供增强的栅极控制，从而减轻通常与用于BEOL应用的平面存储器件有关的潜在泄漏问本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器件，包括：半导体衬底；沟道层堆叠件，位于所述半导体衬底上方，每个沟道层均包括导电氧化物材料；字线结构，与所述沟道层堆叠件交错；以及源极部件和漏极部件，位于所述沟道层堆叠件的两侧。2.根据权利要求1所述的存储器件，其中，每个沟道层均是N型沟道层，并且所述导电氧化物材料包括铟镓锌氧化物(IGZO)、氧化锌(ZnO)、氧化铟(In2O3)、氧化锡(SnO2)或它们的组合。3.根据权利要求1所述的存储器件，其中，每个沟道层均是P型沟道层，并且所述导电氧化物材料包括氧化镍(NiO)、氧化铜(Cu2O)、氧化铝铜(CuAlO2)、氧化镓铜(CuGaO2)、氧化铟铜(CuInO2)、氧化锶铜(SrCu2O2)、氧化锡(SnO)或它们的组合。4.根据权利要求1所述的存储器件，其中，所述导电氧化物材料是第一导电氧化物材料，以及所述源极部件和所述漏极部件分别包括在接触层上方的金属层，所述接触层包括第二导电氧化物材料。5.根据权利要求4所述的存储器件，其中，所述第一导电氧化物材料与所述第二导电氧化物材料相同。6.一种存储器件，包括：半导体衬底；以及存储单元，位于所述半导体衬底上方，包括：沟道层堆叠件，每个沟道层均包括金属氧化物；字线结构，包围每个沟道层；和源极金属电极和漏极金属电极，位于所述沟道层堆叠件的两侧。7.根据权利要求6所述的存储器件...

【专利技术属性】
技术研发人员：刘朋骏，黄家恩，郑雅云，吴忠纬，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：