半导体装置及其制造方法制造方法及图纸

本发明专利技术提供半导体装置及其制造方法。半导体装置(1)具备设在单元部(10A)和边界部(10B)的第2导电型的多个连接区域(17)。多个连接区域在半导体层(10)的厚度方向上配置在多个底区域(14、15)与体区域(18)之间，与多个底区域及体区域相接，至少沿着一个方向隔开间隔反复配置，由此在这些间隔中配置有漂移区域(16)。由此在这些间隔中配置有漂移区域(16)。由此在这些间隔中配置有漂移区域(16)。

【技术实现步骤摘要】
半导体装置及其制造方法


[0001]本专利技术涉及半导体装置及其制造方法。

技术介绍

[0002]具备沟槽栅的半导体装置的开发正在被推进。这种半导体装置的半导体层被划分为单元部、以绕单元部的周围一圈的方式配置的外周部、以及在单元部与外周部之间以绕单元部的周围一圈的方式配置的边界部。在半导体层的单元部设有沟槽栅。在半导体层的外周部，设有例如保护环区域等耐压构造。半导体层的边界部是单元部与外周部之间的区域。
[0003]在日本特开2013－149761号公报中，公开了在单元部和边界部设有超结构造(以下称作“SJ构造”)的半导体装置。SJ构造是沿着至少一个方向交替地反复配置有n型区域和p型区域的构造。具备SJ构造的半导体装置能够兼顾高耐压化和低导通电阻化。

技术实现思路

[0004]在具备沟槽栅的半导体装置中，有将SJ构造形成到比沟槽栅深的位置的情况。该情况下，需要将构成SJ构造的p型区域与设在半导体层的表层部的p型体区域(body region)连接的p型的连接区域。本说明书提供在具备将SJ构造与体区域连接的连接区域的半导体装置中抑制耐压下降的技术。
[0005]本公开的一技术方案的半导体装置，能够具备：半导体层，被划分为单元部、以绕上述单元部的周围一圈的方式配置的外周部、以及在上述单元部与上述外周部之间以绕上述单元部的周围一圈的方式配置的边界部；以及沟槽栅，设在上述半导体层的一个主面。上述半导体层能够具有：第1导电型的漂移区域，设在上述单元部、上述边界部和上述外周部；第2导电型的体区域，至少设在上述单元部和上述边界部，配置在上述漂移区域上；第1导电型的源极区域，设在上述单元部，配置在上述体区域上；多个底区域，是设在上述单元部和上述边界部的第2导电型的多个底区域，配置在比上述沟槽栅深的位置，至少沿着一个方向隔开间隔反复配置，由此在这些间隔中配置有上述漂移区域；以及多个连接区域，是设在上述单元部和上述边界部的第2导电型的多个连接区域，在上述半导体层的厚度方向上配置在上述多个底区域与上述体区域之间，与上述多个底区域及上述体区域相接，至少沿着一个方向隔开间隔反复配置，由此在这些间隔中配置有上述漂移区域。上述沟槽栅设在上述单元部，从上述半导体层的上述一个主面超过上述源极区域和上述体区域而延伸至配置在上述多个连接区域之间的上述漂移区域。
[0006]在上述半导体装置中，与上述半导体层的上述单元部同样，在上述半导体层的上述边界部也形成有相互隔开间隔反复配置的上述多个连接区域。因此，配置在上述半导体层的上述单元部和上述边界部的各自中的上述多个连接区域能够成为大致均匀的形状。结果，抑制了上述半导体层的上述边界部的不希望的电场集中的发生，抑制了耐压下降。
[0007]本公开的另一技术方案的制造方法，公开了半导体装置的制造方法，该半导体装
置具备：半导体层，被划分为单元部、以绕上述单元部的周围一圈的方式配置的外周部、以及在上述单元部与上述外周部之间以绕上述单元部的周围一圈的方式配置的边界部；以及沟槽栅，设在上述半导体层的一个主面。该制造方法能够具备以下工序：在第1导电型的下侧漂移区域的上表面形成第2导电型的多个底区域的工序；在上述下侧漂移区域及上述多个底区域上形成第1导电型的上侧漂移区域的工序；在上述上侧漂移区域上对掩模进行布图、经由该掩模向上述上侧漂移区域的上表面导入第2导电型杂质而形成多个连接区域的工序；在上述上侧漂移区域及上述多个连接区域上形成第2导电型的体区域的工序；以及在上述体区域上形成第1导电型的源极区域的工序。上述下侧漂移区域设在上述单元部、上述边界部和上述外周部。上述多个底区域至少设在上述单元部和上述边界部，配置在比上述沟槽栅深的位置，至少沿着一个方向隔开间隔反复配置，由此在这些间隔中配置有上述下侧漂移区域。上述上侧漂移区域至少设在上述单元部和上述边界部。上述多个连接区域至少设在上述单元部和上述边界部，至少沿着一个方向隔开间隔反复配置，由此在这些间隔中配置有上述上侧漂移区域。上述沟槽栅设在上述单元部，从上述半导体层的上述一个主面超过上述源极区域和上述体区域而延伸至配置在上述多个连接区域之间的上述上侧漂移区域。
[0008]在上述制造方法中，与上述半导体层的上述单元部同样，在上述半导体层的上述边界部也形成相互隔开间隔反复配置的上述多个连接区域。因此，在对上述半导体层的上述单元部和上述边界部分别形成上述多个连接区域时，抑制了基于掩模的开口的大小的差异而在上述单元部和上述边界部的上表面的去除深度上发生差异的情况。结果，配置在上述半导体层的上述单元部和上述边界部的各自中的上述多个连接区域能够成为大致均匀的形状。结果，抑制了上述半导体层的上述边界部处的不希望的电场集中的发生，抑制了耐压下降。
附图说明
[0009]图1是表示在俯视半导体层时在半导体层中划分的单元部、边界部及外周部的位置关系的图。
[0010]图2是第1实施方式的半导体装置的局部剖视图，是示意地表示与图1的II－II线对应的剖视图的图。
[0011]图3是示意地表示半导体层的单元部的局部立体图的图。
[0012]图4是表示第1实施方式的半导体装置的保护环区域、边界部底区域、单元部底区域以及连接区域的布局的图。
[0013]图5是表示半导体装置的制造方法的流程的图。
[0014]图6是示意地表示制造比较例的半导体装置的过程的局部剖视图的图。
[0015]图7是示意地表示制造比较例的半导体装置的过程的局部剖视图的图。
[0016]图8是示意地表示制造比较例的半导体装置的过程的局部剖视图的图。
[0017]图9是第2实施方式的半导体装置的局部剖视图，是示意地表示与图1的II－II线对应的剖视图的图。
[0018]图10是表示第2实施方式的半导体装置的保护环区域、边界部底区域、单元部底区域以及连接区域的布局的图。
[0019]图11是表示第3实施方式的半导体装置的保护环区域、边界部底区域、单元部底区域以及连接区域的布局的图。
具体实施方式
[0020]以下，参照附图对应用了本说明书公开的技术的半导体装置及其制造方法进行说明。在以下的图中，以图示清晰化为目的，有关于共通的构成要素仅对其一部分赋予标号的情况。此外，对于在各实施方式中共通的构成要素，赋予共通的标号而将其说明省略。
[0021](第1实施方式)
[0022]如图1～图3所示，半导体装置1是被称作MOSFET的种类的功率器件，采用半导体层10构成。半导体层10的材料没有特别限定，例如可以是碳化硅(SiC)。另外，半导体装置1也可以是被称作IGBT的种类的功率器件。
[0023]如图1所示，在从上侧观察半导体层10时(以下称作“俯视时”)，半导体层10被划分为单元部10A、边界部10B和外周部10C。单元部10A是在半导体层10的中央内侧划分出的区域，如后述那样是形成有开关(switching)构造的区域。边界部10B是在单元部10A与外周部10C之间划分出的区本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于，具备：半导体层，被划分为单元部、以绕上述单元部的周围一圈的方式配置的外周部、以及在上述单元部与上述外周部之间以绕上述单元部的周围一圈的方式配置的边界部；以及沟槽栅，设在上述半导体层的一个主面；上述半导体层具有：第1导电型的漂移区域，设在上述单元部、上述边界部和上述外周部；第2导电型的体区域，至少设在上述单元部和上述边界部，配置在上述漂移区域上；第1导电型的源极区域，设在上述单元部，配置在上述体区域上；多个底区域，是设在上述单元部和上述边界部的第2导电型的多个底区域，配置在比上述沟槽栅深的位置，至少沿着一个方向隔开间隔反复配置，由此在这些间隔中配置有上述漂移区域；以及多个连接区域，是设在上述单元部和上述边界部的第2导电型的多个连接区域，在上述半导体层的厚度方向上配置在上述多个底区域与上述体区域之间，与上述多个底区域及上述体区域相接，至少沿着一个方向隔开间隔反复配置，由此在这些间隔中配置有上述漂移区域；上述沟槽栅设在上述单元部，从上述半导体层的上述一个主面超过上述源极区域和上述体区域而延伸至配置在上述多个连接区域之间的上述漂移区域。2.如权利要求1所述的半导体装置，其特征在于，在俯视上述半导体层时，上述多个底区域中的配置在上述单元部中的多个底区域沿着第1方向隔开间隔反复配置；上述多个底区域中的配置在上述边界部中的多个底区域绕上述单元部一圈并沿着内外方向隔开间隔反复配置；在俯视上述半导体层时，上述多个连接区域中的配置在上述单元部中的多个连接区域分别沿着与上述第1方向不同的第2方向隔开间隔反复配置。3.如权利要求2所述的半导体装置，其特征在于，在俯视上述半导体层时，上述多个连接区域中的配置在上述边界部中的多个连接区域分别以与配置在其下方的对应的底区域重叠的方式平行地延伸。4.如权利要求2所述的半导体装置，其特征在于，在俯视上述半导体层时，上述多个连接区域中的配置在上述边界部中的多个连接区域分别以与配置在其下方的上述多个底区域分...

【专利技术属性】
技术研发人员：花里真理子，登尾正人，岩桥洋平，
申请(专利权)人：丰田自动车株式会社未来瞻科技株式会社，
类型：发明
国别省市：