一种适用于高速低功耗流水线ADC的比较器电路制造技术

本发明专利技术公开了一种适用于高速低功耗流水线ADC的比较器电路，包括：栅压自举开关、开关电容电路、预放大电路和锁存电路；其中，栅压自举开关受时序信号PH1的控制；开关电容电路受时序信号PH2和时序信号PH2E的控制；预放大电路受时序信号PH1E的控制；锁存电路受时序信号PH2E的控制；比较器的开关电容电路同时输入差分模拟电压信号和差分参考电压信号，电压差不会缩减一半，从而不会影响比较器的精度。时序信号PH1E和PH2E分别早于时序信号PH1和PH2。利用时序信号PH1E和PH2E控制两级预放大器仅在采样相工作，锁存器仅在放大相工作，进而在不影响性能的前提下使两级预防大器和锁存器减小了一半功耗。小了一半功耗。小了一半功耗。

【技术实现步骤摘要】
一种适用于高速低功耗流水线ADC的比较器电路


[0001]本专利技术属于集成电路
，具体涉及一种适用于高速低功耗流水线ADC的比较器电路。

技术介绍

[0002]随着电动汽车自动驾驶技术的高速发展，极大推动了车用电子设备更新迭代的速度，而在车用电子设备领域中，汽车车内环境监测、动力系统监测、辅助驾驶(采用激光雷达、毫米波雷达、摄像头等)和电源管理等功能需要多种传感器来采样信息，调频连续波(Frequency Modulated Continuous Wave，FMCW)激光雷达因其抗干扰能力强，信噪比高，速度维数据质量高等优点逐渐在传感器技术中占据重要地位。作为FMCW激光雷达的核心部分，模数转换器决定了激光雷达的精度和速度。
[0003]比较器作为模数转换器中的重要模块，大多数流水线ADC中的比较器在余量放大相采样其参考电压，在采样相将输入信号采样到相同的电容上，且采样参考电压时比较器的输入处于复位状态，采用一个短接开关将其接到共模电平，之后的输入信号采样时，比较器的输入与共模断开，从而开始接收输入信号，在采样相结束时进行放大和锁存。但这种结构导致流水线MDAC需要等待比较器输出结果建立完全后才能开始放大，造成比较器较大的传输延迟，从而拖慢流水线ADC的转换速率。且无前端采样(SHA
‑
less)对延迟失配更为敏感，需要MDAC和比较器时序一致，即在采样相，MDAC的采样电容与比较器的采样电容一起采样输入信号，在放大相，比较器快速将差分输入放大并形成控制信号传输到MDAC得出对应的值。因此一般采用预放大比较器来减少延时失配，提高传输速率，但由于两级预放大器和锁存器始终处于导通状态，导致功耗较高。

技术实现思路

[0004]为了解决现有技术中存在的上述问题，本专利技术提供了一种适用于高速低功耗流水线ADC的比较器电路。本专利技术要解决的技术问题通过以下技术方案实现：
[0005]一种适用于高速低功耗流水线ADC的比较器电路，其特征在于，包括：
[0006]栅压自举开关、开关电容电路、预放大电路和锁存电路；其中，
[0007]所述栅压自举开关用于控制所述开关电容电路对差分输入模拟电压信号进行采样并输出采样电压；所述栅压自举开关受时序信号PH1的控制；
[0008]所述开关电容电路还用于对差分参考电压信号进行采样并输出参考电压；所述开关电容电路受时序信号PH2和时序信号PH2E的控制；
[0009]所述预放大电路用于对所述参考电压和所述采样电压的电压差进行放大；所述预放大电路包括：两级预放大器、第七CMOS开关S7、第八CMOS开关S8和第九NMOS开关S9；所述两级预放大器受所述第九NMOS开关S9控制，仅在采样相工作；所述预放大电路受时序信号PH1E的控制；
[0010]所述锁存电路用于对所述两级预放大器的输出信号进行锁存，并在放大相来到
时，对所述两级预放大器的输出信号进行放大产生判决电平，完成一个比较过程；所述锁存电路包括：锁存器和第十NMOS开关S10；所述锁存器受所述第十NMOS开关S10控制，仅在放大相工作；所述锁存电路受所述时序信号PH2E的控制；
[0011]所述时序信号PH1E早于所述时序信号PH1，所述时序信号PH2E早于所述时序信号PH2。
[0012]在本专利技术的一个实施例中，栅压自举开关包括：
[0013]第一开关S1和第二开关S2；其中，
[0014]所述第一开关S1的第一端接入正相输入模拟电压信号V
IP
，所述第一开关S1第二端与所述开关电容电路中的第一输入端连接，所述第一开关S1的控制端接入时序信号PH1；
[0015]所述第二开关S2的第一端接入反相输入模拟电压信号V
IN
，所述第二开关S2第二端与所述开关电容电路中的第二输入端连接，所述第二开关S2的控制端接入所述时序信号PH1。
[0016]在本专利技术的一个实施例中，开关电容电路包括：
[0017]第一电容C1、第二电容C2、反相器、第三PMOS开关S3、第四NMOS开关S4、第五NMOS开关S5和第六NMOS开关S6；其中，
[0018]所述第一电容C1的上极板与所述第三PMOS开关S3的第一端连接，并作为第一输入端，所述第一电容C1的下极板与所述预放大电路中的两级预放大器的正向输入端连接；
[0019]所述第二电容C2的上极板与所述第四NMOS开关S4的第一端连接，并作为第二输入端，所述第二电容C2的下极板与所述预放大电路中的两级预放大器的反向输入端连接；
[0020]所述反相器的输入端接入时序信号PH2，所述反相器的输出端与所述第三PMOS开关S3的控制端连接；
[0021]所述第三PMOS开关S3的第二端接入正相参考信号VREFP；
[0022]所述第四NMOS开关S4的第二端接入反相参考信号VREFN，所述第四NMOS开关S4的控制端接入所述时序信号PH2；
[0023]所述第五NMOS开关S5的第一端与所述第一电容C1的下极板连接，所述第五NMOS开关S5的第二端与共模参考信号VCM连接，所述第五NMOS开关S5的控制端接入时序信号PH2E；
[0024]所述第六NMOS开关S6的第一端与所述第二电容C2的下极板连接，所述第六NMOS开关S6的第二端与所述共模参考信号VCM连接，所述第六NMOS开关S6的控制端接入所述时序信号PH2E。
[0025]在本专利技术的一个实施例中，预放大电路的连接关系包括：
[0026]所述两级预放大器的控制端与所述第九NMOS开关S9的第一端连接，所述两级预放大器的反向输出端与所述第七CMOS开关S7的第一端连接，所述两级预放大器的正向输出端与所述第八CMOS开关S8的第一端连接；
[0027]所述第七CMOS开关S7的第二端与所述锁存电路中的锁存器的正向输入端连接，所述第七CMOS开关S7的控制端接入时序信号PH1E；
[0028]所述第八CMOS开关S8的第二端与所述锁存电路中的锁存器的反向输入端连接，所述第八CMOS开关S8的控制端接入所述时序信号PH1E；
[0029]所述第九NMOS开关S9的第二端接入VSS信号，所述第九NMOS开关S9的控制端接入所述时序信号PH1E。
[0030]在本专利技术的一个实施例中，两级预放大器的电路结构包括：
[0031]NMOS管NM1、NMOS管NM2、NMOS管NM3、NMOS管NM4、NMOS管NM5、NMOS管NM6、PMOS管PM1、PMOS管PM2、PMOS管PM3、PMOS管PM4、PMOS管PM5、PMOS管PM6、PMOS管PM7和PMOS管PM8；其中，
[0032]所述NMOS管NM1的源极与所述NMOS管NM3的漏极连接，所述NMOS管NM1的栅极与输入端VINP连接，所述NMOS管NM1的漏极与所述PMOS管PM2的漏极连接；
[0033]所述NMOS管NM本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种适用于高速低功耗流水线ADC的比较器电路，其特征在于，包括：栅压自举开关、开关电容电路、预放大电路和锁存电路；其中，所述栅压自举开关用于控制所述开关电容电路对差分输入模拟电压信号进行采样并输出采样电压；所述栅压自举开关受时序信号PH1的控制；所述开关电容电路还用于对差分参考电压信号进行采样并输出参考电压；所述开关电容电路受时序信号PH2和时序信号PH2E的控制；所述预放大电路用于对所述参考电压和所述采样电压的电压差进行放大；所述预放大电路包括：两级预放大器、第七CMOS开关S7、第八CMOS开关S8和第九NMOS开关S9；所述两级预放大器受所述第九NMOS开关S9控制，仅在采样相工作；所述预放大电路受时序信号PH1E的控制；所述锁存电路用于对所述两级预放大器的输出信号进行锁存，并在放大相来到时，对所述两级预放大器的输出信号进行放大产生判决电平，完成一个比较过程；所述锁存电路包括：锁存器和第十NMOS开关S10；所述锁存器受所述第十NMOS开关S10控制，仅在放大相工作；所述锁存电路受所述时序信号PH2E的控制；所述时序信号PH1E早于所述时序信号PH1，所述时序信号PH2E早于所述时序信号PH2。2.根据权利要求1所述的一种适用于高速低功耗流水线ADC的比较器电路，其特征在于，所述栅压自举开关包括：第一开关S1和第二开关S2；其中，所述第一开关S1的第一端接入正相输入模拟电压信号V
IP
，所述第一开关S1第二端与所述开关电容电路中的第一输入端连接，所述第一开关S1的控制端接入时序信号PH1；所述第二开关S2的第一端接入反相输入模拟电压信号V
IN
，所述第二开关S2第二端与所述开关电容电路中的第二输入端连接，所述第二开关S2的控制端接入所述时序信号PH1。3.根据权利要求1所述的一种适用于高速低功耗流水线ADC的比较器电路，其特征在于，所述开关电容电路包括：第一电容C1、第二电容C2、反相器、第三PMOS开关S3、第四NMOS开关S4、第五NMOS开关S5和第六NMOS开关S6；其中，所述第一电容C1的上极板与所述第三PMOS开关S3的第一端连接，并作为第一输入端，所述第一电容C1的下极板与所述预放大电路中的两级预放大器的正向输入端连接；所述第二电容C2的上极板与所述第四NMOS开关S4的第一端连接，并作为第二输入端，所述第二电容C2的下极板与所述预放大电路中的两级预放大器的反向输入端连接；所述反相器的输入端接入时序信号PH2，所述反相器的输出端与所述第三PMOS开关S3的控制端连接；所述第三PMOS开关S3的第二端接入正相参考信号VREFP；所述第四NMOS开关S4的第二端接入反相参考信号VREFN，所述第四NMOS开关S4的控制端接入所述时序信号PH2；所述第五NMOS开关S5的第一端与所述第一电容C1的下极板连接，所述第五NMOS开关S5的第二端与共模参考信号VCM连接，所述第五NMOS开关S5的控制端接入时序信号PH2E；所述第六NMOS开关S6的第一端与所述第二电容C2的下极板连接，所述第六NMOS开关S6的第二端与所述共模参考信号VCM连接，所述第六NMOS开关S6的控制端接入所述时序信号
PH2E。4.根据权利要求1所述的一种适用于高速低功耗流水线ADC的比较器电路，其特征在于，所述预放大电路的连接关系包括：所述两级预放大器的控制端与所述第九NMOS开关S9的第一端连接，所述两级预放大器的反向输出端与所述第七CMOS开关S7的第一端连接，所述两级预放大器的正向输出端与所述第八CMOS开关S8的第一端连接；所述第七CMOS开关S7的第二端与所述锁存电路中的锁存器的正向输入端连接，所述第七CMOS开关S7的控制端接入时序信号PH1E；所述第八CMOS开关S8的第二端与所述锁存电路中的锁存器的反向输入端连接，所述第八CMOS开关S8的控制端接入所述时序信号PH1E；所述第九NMOS开关S9的第二端接入VSS信号，所述第九NMOS开关S9的控制端接入所述时序信号PH1E。5.根据权利要求1所述的一种适用于高速低功耗流水线ADC的比较器电路，其特征在于，所述两级预放大器的电路结构包括：NMOS管NM1、NMOS管NM2、NMOS管NM3、NMOS管NM4、NMOS管NM5、NMOS管NM6、PMOS管PM1、PMOS管PM2、PMOS管PM3、PMOS管PM4、PMOS管PM5、PMOS管PM6、PMOS管PM7和PMOS管PM8；其中，所述NMOS管NM1的源极与所述NMOS管NM3的漏极连接，所述NMOS管NM1的栅极与输入端VI...

【专利技术属性】
技术研发人员：陶舰航，王文强，
申请(专利权)人：西安电子科技大学芜湖研究院，
类型：发明
国别省市：