一种基于RISC-V的芯片及包含该芯片的口袋实验室制造技术

一种基于RISC

【技术实现步骤摘要】
一种基于RISC
‑
V的芯片及包含该芯片的口袋实验室


[0001]本技术涉及数据处理设备领域，具体涉及一种基于RISC
‑
V的芯片及包含该芯片的口袋实验室。

技术介绍

[0002]示波器被称为是电子工程师的双眼，而示波器的采集速度决定了电子工程师能看多远，而为了采集更高速的模拟信号，ADC(模拟数字转换器)与处理器之间需要巨大带宽进行通信，因而ADC的通信接口不得不采用并口，但常见的处理器都是串行信号处理的结构，这就决定了它们无法高速地进行并口通信。
[0003]目前有两种解决串行通信处理器并口通信问题的技术，第一种方案采用特定转换芯片，先将处理器的串口转换成并口的仪器，但该方案只是实现了串行处理器的并行通信问题，并未解决高带宽的问题，因为处理器与转换芯片之间的通信也是需要极高的带宽，市场上这类仪器往往速率低，在模拟信号采集方面则体现在采样率低，且由于额外芯片的加入，导致成本增加；第二种方案为使用昂贵的FPGA(现场可编程门阵列)进行数据的并行接收，不仅需要更高的硬件成本，同时软件也需要专门的人员来开发FPGA，因此市场上这类仪器的售价较高，且由于FPGA的加入，仪器笨重不便携带，功耗较高，基本无法通过电池供电，也无法随身携带使用。

技术实现思路

[0004]为了克服上述现有技术的缺点，本技术的目的在于提供一种基于RISC
‑
V的芯片及包含该芯片的口袋实验室，芯片通过在系统总线上添加高速并口，使芯片得以高速并口通信，口袋实验室通过添加高速并口后的芯片与高速ADC与DAC模块连接进行指令发送，本技术具有通信速度快，体积小巧，便于携带，采样率高，通信带宽高，成本低以及功耗低的优点。
[0005]为了实现上述目的，本技术采用的技术方案是：
[0006]一种基于RISC
‑
V的芯片，包括AHB系统总线1，所述AHB系统总线1分别与RISC
‑
V内核2以及DMA控制器3双向信号连接，所述AHB系统总线1与一侧的高速并口4双向信号连接，所述DMA控制器3与另一侧的高速并口4双向信号连接，所述AHB系统总线1的信号输出端与ROM控制模块5的信号输入端连接，所述ROM控制模块5的信号输出端与ROM只读存储器6的信号输入端连接，所述ROM只读存储器6与RISC
‑
V内核2双向信号连接；所述RISC
‑
V内核2的信号输出端与SRAM静态随机存取存储器7的信号输入端连接，所述SRAM静态随机存取存储器7与DMA控制器3双向信号连接。
[0007]所述AHB系统总线1分别与SYS模块8、UART模块9、SPI串行外设接口10以及GPIO模块11双向信号连接。
[0008]一种包含基于RISC
‑
V的芯片的口袋实验室，包括基于RISC
‑
V的芯片12，所述基于RISC
‑
V的芯片12通过多个并行数据接口13分别与高速ADC模块14与高速DAC模块15双向信
号连接，所述基于RISC
‑
V的芯片12通过SPI串行外设接口10与ETH模块16双向信号连接，所述ETH模块16通过TCP传输控制协议17与服务器18双向信号连接，所述服务器18通过TCP传输控制协议17与PC端19双向信号连接。
[0009]相对于现有技术，本技术的有益效果在于：
[0010]1.通过在AHB系统总线1上设置多个高速并口4，以及在基于RISC
‑
V的芯片12上设置多个并行数据接口13，使得本技术的通信速度获得提升。
[0011]2.通过增加并行数据接口13，使得基于RISC
‑
V的芯片12无需增加外置的并口芯片，不但减少了开发外置并口芯片的成本，而且使得本技术体积小巧，便于携带。
[0012]3.通过在基于RISC
‑
V的芯片12增加高速并口4，减少了因增加外置并口芯片产生的电路功耗，且基于RISC
‑
V的芯片12可设置低功耗模式，可以进一步降低本技术的功耗。
[0013]4.通过设置高速并口4，使得本技术不仅能够驱动普通串行通信的ADC模块，还能驱动高速并口ADC模块，使得本技术具有采样率高的优点。
[0014]5.通过在基于RISC
‑
V的芯片12中增加高速并口4，使得基于RISC
‑
V的芯片12可以进行并口通信，使得本技术具有通信带宽高的优点。
附图说明
[0015]图1为本技术中基于RISC
‑
V的芯片结构示意图。
[0016]图2为本技术中包含基于RISC
‑
V的芯片的口袋实验室结构示意图。
[0017]其中，1、AHB系统总线，2、RISC
‑
V内核，3、DMA控制器，4、高速并口，5、ROM控制模块，6、ROM只读存储器，7、SRAM静态随机存取存储器，8、SYS模块，9、UART模块，10、SPI串行外设接口，11、GPIO模块，12、基于RISC
‑
V的芯片，13、并行数据接口，14、高速ADC模块，15、高速DAC模块，16、ETH模块，17、TCP传输控制协议，18、服务器，19、PC端。
具体实施方式
[0018]下面结合附图对本技术作详细叙述。
[0019]一种基于RISC
‑
V的芯片，包括AHB系统总线1，所述AHB系统总线1分别与RISC
‑
V内核2以及DMA控制器3双向信号连接，所述AHB系统总线1与一侧的高速并口4双向信号连接，所述DMA控制器3与另一侧的高速并口4双向信号连接，所述AHB系统总线1的信号输出端与ROM控制模块5的信号输入端连接，所述ROM控制模块5的信号输出端与ROM只读存储器6的信号输入端连接，所述ROM只读存储器6与RISC
‑
V内核2双向信号连接；所述RISC
‑
V内核2的信号输出端与SRAM静态随机存取存储器7的信号输入端连接，所述SRAM静态随机存取存储器7与DMA控制器3双向信号连接；RISC
‑
V内核2通过系统总线1访问各个外设或模块，并接收外部中断信号触发中断服务，ROM只读存储器6的代码全速零等待运行，保障指令取址速度和RISC
‑
V内核2的系统主频一致；通过在系统总线1上设置了高速并口4，使得本技术的通信速度获得提升。
[0020]所述AHB系统总线1分别与SYS模块8、UART模块9、SPI串行外设接口10以及GPIO模块11双向信号连接。
[0021]一种包含基于RISC
‑
V的芯片的口袋实验室，包括基于RISC
‑
V的芯片12，所述基于
RISC
‑
...

【技术保护点】

【技术特征摘要】
1.一种基于RISC
‑
V的芯片，包括AHB系统总线(1)，所述AHB系统总线(1)分别与RISC
‑
V内核(2)以及DMA控制器(3)双向信号连接，其特征在于，所述AHB系统总线(1)与一侧的高速并口(4)双向信号连接，所述DMA控制器(3)与另一侧的高速并口(4)双向信号连接，所述AHB系统总线(1)的信号输出端与ROM控制模块(5)的信号输入端连接，所述ROM控制模块(5)的信号输出端与ROM只读存储器(6)的信号输入端连接，所述ROM只读存储器(6)与RISC
‑
V内核(2)双向信号连接，所述RISC
‑
V内核(2)的信号输出端与SRAM静态随机存取存储器(7)的信号输入端连接，所述SRAM静态随机存取存储器(7)与DMA控制器(3)双向信号连接。2.根据权利要求1所述的一种基于...

【专利技术属性】
技术研发人员：王洲行，魏仕荣，马航宇，
申请(专利权)人：西安电子科技大学，
类型：新型
国别省市：