一种芯片封装阻抗匹配结构制造技术

本发明专利技术公开了一种芯片封装阻抗匹配结构，包括输入端并联有寄生电容的芯片放大器、设置于基板上的电感以及PCB匹配电路，电感与芯片放大器输入端并联，PCB匹配电路通过传输线与芯片放大器输入端连接；本发明专利技术的阻抗匹配结构较之传统结构能够有效增加输入阻抗实部，可以提升片外匹配网络带宽，使后续PCB匹配电路易于实现，同时降低对后续电路元器件的精度要求，且无需额外增加芯片面积，降低成本。降低成本。降低成本。

【技术实现步骤摘要】
一种芯片封装阻抗匹配结构


[0001]本专利技术涉及PCB匹配
，特别涉及一种芯片封装阻抗匹配结构。

技术介绍

[0002]如图1
‑
图3所示，现有芯片内部输入阻抗有一较大并联寄生电容(C寄生)，将放大器输入阻抗拉低至Z1，Q值较大；对于在PCB上实现输入匹配网络的场景，从芯片Bump到PCB匹配网络之间不可避免地会引入一段传输线(TL)，输入阻抗Z1沿着等电阻圆顺时针转到Z2，无法有效增加输入阻抗实部，导致PCB匹配网络带宽降低且对元器件取值精度要求高。

技术实现思路

[0003]本专利技术提供一种芯片封装阻抗匹配结构，并且不额外增加芯片面积；该结构可以提升片外匹配网络带宽，使后续PCB匹配电路易于实现，同时降低对后续电路元器件的精度要求。
[0004]一种芯片封装阻抗匹配结构，包括：
[0005]芯片放大器，其输入端并联有寄生电容；
[0006]电感，设置于基板上，与芯片放大器输入端并联；
[0007]PCB匹配电路，通过传输线与芯片放大器输入端连接。
[0008]所述芯片放大器的同相输入端与寄生电容一端连接，芯片放大器的反相输入端接地，寄生电容的一端同时与电感的一端连接，电感以及寄生电容的另一端均接地，电感的一端同时通过传输线与PCB匹配电路的输入端连接。芯片放大器通过Bump与电感连接。
[0009]所述电感为通过过孔连接两层金属的差分电感。
[0010]优选的，电感为8字型。
[0011]电感具有能够补偿因寄生电容而产生的容性的电感值L，容性被全部补偿时的电感值L
O
的计算方法如下：
[0012][0013]即：
[0014][0015]其中，w0为芯片的工作频率，x1为阻抗的虚部；
[0016]所述电感值L的取值范围为80％L
O
‑
120％L
O
。
[0017]与现有技术相比，本专利技术的有益效果是：本专利技术的阻抗匹配结构较之传统结构能够有效增加输入阻抗实部，可以提升片外匹配网络带宽，使后续PCB匹配电路易于实现，同时降低对后续电路元器件的精度要求，且无需额外增加芯片面积，降低成本。
附图说明
[0018]图1为现有阻抗匹配电路图；
[0019]图2为现有阻抗匹配电路的smith圆图匹配路径图；
[0020]图3为现有阻抗匹配结构图；
[0021]图4为本专利技术的阻抗匹配电路图；
[0022]图5为本专利技术的阻抗匹配电路的smith圆图匹配路径图；
[0023]图6为本专利技术的阻抗匹配结构图；
[0024]图7为本专利技术与传统结构
‑
10dB回波损耗带宽比较图；
[0025]图8为本专利技术差分电感结构示意图；
[0026]图9为本专利技术的8字形差分电感结构示意图。
具体实施方式
[0027]下面结合附图，对本专利技术的一个具体实施方式进行详细描述，但应当理解本专利技术的保护范围并不受具体实施方式的限制。
[0028]如图4至图9所示，本专利技术实施例提供的一种芯片封装阻抗匹配结构，包括：芯片放大器、电感、PCB匹配电路；芯片内放大器的输入端通过Bump(即凸点)连接到基板，在基板上就近实现一段并联电感(图5中的Z1
’
)，显著增加输入阻抗实部；信号主通路经过传输线(TL)连接PCB匹配网络；
[0029]本专利技术不限于封装形式，包括但不限于Flip Chip+基板、Wire Bond+基板等，本实施例以Flip Chip+基板的封装形式为例；
[0030]本专利技术的并联电感可替换为键合线电感、RDL层走线、基板走线、IPD、SMD或者以上各种方式的组合；
[0031]所述芯片放大器的同相输入端与寄生电容一端连接，芯片放大器的反相输入端接地，寄生电容的一端同时与电感的一端连接，电感以及寄生电容的另一端均接地，电感的一端同时通过传输线与PCB匹配电路的输入端连接；
[0032]如图8所示，电感为通过过孔连接两层金属的差分电感，更优选的，如图9所示，电感为8字型电感，可以有效降低与其他电路的磁场耦合，增加通道间隔离度；
[0033]由于芯片内放大器晶体管输入端有寄生并联电容C寄生，因而芯片I/O PAD处看到的阻抗为容性，记为Z1＝RI+jx1，芯片外封装内的并联电感需要补偿这一部分容性，当恰好完全补偿时的电感值设为L
O
，则可以列出等式：
[0034][0035]可推出：
[0036][0037]其中，w0为芯片的工作频率；
[0038]如图4所示，设芯片输入内阻为R0，由于芯片内放大器晶体管输入端有寄生并联电容C寄生，芯片I/O PAD处看到的阻抗记为Z1＝R1+jx1，x1为该阻抗的虚部；
[0039]电感值L不需要完全等于L
O
，在一定的范围内取值，仍可以增加输入阻抗实部，提升片外匹配网络带宽，一般并联电感的取值L可在
±
20％L
o
之间；
[0040]本专利技术所提供的阻抗匹配结构能够在不增加芯片面积的情况下，通过封装内部并联电感提高输入阻抗实部，提升片外PCB匹配网络带宽和可实现性；以图7所示的结构，2.4GHz中心频率为例进行说明，从输入内阻50Ω匹配到30Ω，本专利技术比传统结构
‑
10dB回波损耗带宽(BW)提升了两倍，m1、m2所指的线为本专利技术结构BW＝1190MHz；m3、m4所指的线为传统结构BW＝530MHz；由此可说明，本专利技术的阻抗匹配结构明显优于传统结构，能够有效增加输入阻抗实部，提升片外匹配网络带宽。
[0041]图2和图5的对比可以直接从图中看出，图2的Q值为1.8，图5的Q值降低到0.5，图4中的电路较之图1中的电路可以明显降低电路Q值，提高电路带宽。
[0042]对于本领域技术人员而言，显然本专利技术不限于上述示范性实施例的细节，而且在不背离本专利技术的精神和基本特征的情况下，能够以其他的具体形式实现本专利技术。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本专利技术的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本专利技术内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
[0043]此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
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【技术保护点】

【技术特征摘要】
1.一种芯片封装阻抗匹配结构，其特征在于，包括：芯片放大器，其输入端并联有寄生电容；电感，设置于基板上，与芯片放大器输入端并联；PCB匹配电路，通过传输线与芯片放大器输入端连接。2.如权利要求1所述的芯片封装阻抗匹配结构，其特征在于，所述芯片放大器的同相输入端与寄生电容一端连接，芯片放大器的反相输入端接地，寄生电容的一端同时与电感的一端连接，电感以及寄生电容的另一端均接地，电感的一端同时通过传输线与PCB匹配电路的输入端连接。3.如权利要求1所述的芯片封装阻抗匹配结构，其特征在于，所述芯片放大器通过Bump与电感连接。4.如权...

【专利技术属性】
技术研发人员：朱煜，闫述昱，施鳕凇，郝建霞，力争，
申请(专利权)人：南京朗立微集成电路有限公司，
类型：发明
国别省市：