一种主板、内存系统及数据传输方法技术方案

本发明专利技术公开了一种主板、内存系统及数据传输方法，其中主板上设置有DDR插槽、DB、RCD和CPU插槽，DDR插槽与第一DDR适配，DDR插槽与CPU插槽之间的总线协议为适配于第二DDR的总线协议；RCD用于将来自CPU侧的第二DDR的命令转换为第一DDR的待执行命令，第一DDR设置于DDR插槽中，DDR插槽与DB、RCD连接，CPU插槽与DB、RCD连接，由于DB、RCD和第一DDR解耦，即便第一DDR损坏，也不会影响DB、RCD的有效性，便于DDR的更换，从而实现将第一DDR用于第二DDR的主板，提升DDR使用的灵活性。升DDR使用的灵活性。升DDR使用的灵活性。

【技术实现步骤摘要】
一种主板、内存系统及数据传输方法


[0001]本申请涉及存储
，尤其涉及一种主板、内存系统及数据传输方法。

技术介绍

[0002]随着内存技术的发展，内存速率越来越高。目前业界已推出双倍率同步动态随机存储器(Double Data Ratesynchronous dynamic random
‑
access memory，DDR)DDR5，DDR5的速率已提升至4800Mbps。通常电子设备(如服务器)内存的数据传输速率要求都会跟随当前最高工艺。
[0003]目前业界主板和DDR的类型是绑定的。举例来说，支持DDR5的主板称为DDR5主板，DDR5主板只能使用DDR5内存。然而目前DDR5内存还不够稳定并且成本较高，如何实现将DDR4用于一个DDR5主板，实现内存使用的灵活性，是一个亟待解决的问题。

技术实现思路

[0004]本申请实施例提供一种主板、内存系统以及数据传输方法，用于实现DDR使用的灵活性。
[0005]第一方面，本申请实施例提供一种主板，所述主板上设置有双倍率同步动态随机存本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种主板，其特征在于，所述主板上设置有双倍率同步动态随机存储器DDR插槽、数据缓冲器DB、寄存时钟驱动器RCD和中央处理器CPU插槽，所述DDR插槽与第一DDR适配，所述DDR插槽与所述CPU插槽之间的总线协议为适配于第二DDR的总线协议；所述RCD用于将来自CPU侧的所述第二DDR的命令转换为所述第一DDR的待执行命令，所述DDR插槽与所述DB、所述RCD连接，所述CPU插槽与所述DB、所述RCD连接。2.如权利要求1所述的主板，其特征在于，所述RCD包括命令/地址CA转换器，所述CA转换器用于输入来自CPU侧的所述第二DDR的命令，且输出所述第一DDR的命令。3.如权利要求2所述的主板，其特征在于，所述RCD还包括微控制单元MCU，所述MCU用于输入来自所述CPU侧的所述第二DDR的命令，且输出所述第一DDR的可编程命令。4.如权利要求3所述的主板，其特征在于，所述RCD还包括多路复用器MUX，所述MUX上设置了第一组数据引脚和第二组数据引脚，所述第一组数据引脚用于将所述第一DDR的命令输出，所述第二组数据引脚用于将所述第一DDR的可编程命令输出。5.如权利要求1至4任一所述的主板，其特征在于，所述DB包括时延调整模块和事务控制模块；所述事务控制模块用于输入来自所述RCD的所述待执行命令，将所述待执行命令扩展为多路待执行命令以及输出时延控制信息；所述时延调整模块用于输入所述时延控制信息和来自所述第一DDR侧的多路数据，输出调整时延后的多路数据，以及输出调整时延后的多路待执行命令。6.如权利要求5所述的主板，其特征在于，所述DB还包括读缓冲寄存器和写缓冲寄存器，所述时延调整模块包括多个第一缓冲寄存器和多个第二缓冲寄存器；其中，所述多个第一缓冲寄存器与所述读缓冲寄存器连接，任一第一缓冲寄存器用于输入所述时延控制信息、所述多路数据中的一路数据，以及输出调整时延后的一路数据；所述多个第二缓冲寄存器与所述写缓冲寄存器连接，任一第二缓冲寄存器用于输入所述时延控制信息、所述多路待执行命令中的一路待执行命令，以及输出调整时延后的一路待执行命令。7.如权利要求5或6所述的主板，其特征在于，所述DB还包括寄存控制字RCW模块，所述RCW模块用于输入所述待执行命令，以及输出所述时延控制信息。8.如权利要求1至7任一项所述的主板，其特征在于，所述主板还用于在检测到插入所述DDR插...

【专利技术属性】
技术研发人员：李兆男，安万全，方毅，
申请(专利权)人：成都华为技术有限公司，
类型：发明
国别省市：