用于在存储器装置中提供不同时钟频率的内部时钟信号的设备和方法制造方法及图纸

在本申请案中描述用于在存储器装置中提供不同时钟频率的内部时钟信号的设备和方法。实例设备包含读取命令缓冲器和读取数据输出电路。所述读取命令缓冲器响应于第一时钟信号而缓冲读取命令并且响应于第二时钟信号而提供所述读取命令。所述读取数据输出电路当被来自所述读取命令缓冲器的所述读取命令启动时并行接收多个数据位，并且响应于输入/输出IO时钟信号而依序提供所述多个数据位。数据时钟定时电路提供在第一模式中具有第一时钟频率并且在第二模式中具有第二时钟频率的所述IO时钟信号，并且另外提供在所述第一和第二模式中具有所述第一时钟频率的所述第二时钟信号。中具有所述第一时钟频率的所述第二时钟信号。中具有所述第一时钟频率的所述第二时钟信号。

【技术实现步骤摘要】
用于在存储器装置中提供不同时钟频率的内部时钟信号的设备和方法
[0001]分案申请的相关信息
[0002]本案是分案申请。该分案的母案是申请日为2018年01月10日、申请号为201880007233.0、专利技术名称为“用于在存储器装置中提供不同时钟频率的内部时钟信号的设备和方法”的专利技术专利申请案。


[0003]本申请案涉及用于在存储器装置中提供不同时钟频率的内部时钟信号的设备和方法。

技术介绍

[0004]目前和未来一代的半导体存储器应用使用极高存储器I/O速度来读取和写入数据。此类半导体存储器的实例包含动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等。
[0005]对高存储器I/O速度的需求在图形存储器例如当前和未来一代的GDDR5/GDDR5X规范中尤其如此。图形存储器被设计成用于需要例如超过8Gbps的高带宽和高存储器I/O速度的应用。然而，高存储器I/O速度与较低存储器I/O速度相比消耗更多功率。虽然多个此类存储器应用需要高存储器I/O速度，但其它应用可优化考虑较低功率消耗并且接受较低存储器I/O速度。
[0006]可能需要在各种时钟频率下操作以提供不同存储器I/O速度的半导体存储器。

技术实现思路

[0007]根据一个实施例，一种设备包括读取命令缓冲器，其被配置成响应于第一时钟信号而缓冲读取命令并且被配置成响应于第二时钟信号而提供缓冲的读取命令；读取数据输出电路，其被配置成当被所述缓冲的读取命令启动时并行接收多个数据位，并且响应于输入/输出(IO)时钟信号而依序提供所述多个数据位；和数据时钟定时电路，其被配置成提供在第一模式中具有第一时钟频率的所述IO时钟信号并且提供在第二模式中具有第二时钟频率的所述IO时钟信号，且还被配置成提供在所述第一和第二模式中具有所述第一时钟频率的所述第二时钟信号。
[0008]根据另一实施例，一种设备包括读取数据输出电路，其被配置成当被读取命令启动时并且响应于输入/输出(IO)时钟信号而并行接收读取数据并且依序提供所述读取数据；写入数据输入电路，其被配置成当被写入命令启动时并且响应于所述IO时钟信号而依序接收写入数据并且提供所述写入数据；和数据时钟定时电路，其被配置成接收具有第一时钟频率的四个相位输入时钟信号，并且响应于所述四个相位输入时钟信号，被配置成提供在第一模式中具有第一时钟频率的所述IO时钟信号并且提供在第二模式中具有第二时钟频率的所述IO时钟信号，其中所述第二时钟频率高于所述第一时钟频率。
[0009]根据另一实施例，一种方法包括当处于第一模式中时，将具有第一时钟频率的四个相位时钟信号提供到读取数据输出电路；当处于第二模式中时，将具有第二时钟频率的所述四个相位时钟信号提供到所述读取数据输出电路；启动所述读取数据输出电路；在所述读取数据输出电路处并行接收多个数据位；和响应于所述四个相位时钟信号而依序输出所述多个数据位。
[0010]根据另一实施例，一种设备包括输入输出电路；时钟分频器电路，其被配置成接收第一时钟信号并且输出分频时钟信号；和数据时钟定时电路，其被配置成在第一模式中接收所述分频时钟信号并且将第二时钟信号提供到所述输入输出电路，其中所述第二时钟信号在第一模式中具有第一频率并且在第二模式中具有第二频率，且其中所述第一频率大于所述第二频率。
附图说明
[0011]图1是根据本公开的实施例的半导体装置的框图。
[0012]图2是根据本公开的实施例的设备的框图。
[0013]图3是根据本公开的实施例的锁相环路(PLL)电路的框图。
[0014]图4是根据本公开的实施例的在图3的PLL电路的操作期间的各个信号的时序图。
[0015]图5是根据本公开的实施例的设备的框图。
[0016]图6是根据本公开的实施例的PLL电路的框图。
[0017]图7是根据本公开的实施例的在图6的PLL电路的操作期间的各个信号的时序图。
[0018]图8A是根据本公开的实施例的时钟分频器电路的示意图。
[0019]图8B是示出根据本公开的实施例的在图8A的时钟分频器电路的操作期间的各个时钟信号的时序图。
[0020]图9A是根据本公开的实施例的读取数据输出电路的框图。
[0021]图9B是根据本公开的实施例的移位寄存器的框图。
[0022]图9C是根据本公开的实施例的移位寄存器的框图。
[0023]图9D是说明图9A的移位寄存器、图9B的移位寄存器和图9C的移位寄存器相对于彼此的数据位输出的时序的时序图。
[0024]图10是根据本公开的实施例的写入数据输入电路的框图。
[0025]图11是说明根据本公开的实施例的各个时钟信号、依序提供的内部数据和取样数据的相对时序的图式。
[0026]图12是根据本公开的实施例的串并(serial
‑
to
‑
parallel，S2P)电路的框图。
[0027]图13A是根据本公开的实施例的串进并出(serial
‑
in
‑
parallel
‑
out，SIPO)电路的框图。
[0028]图13B是说明根据本公开的实施例的在图13A的SIPO电路的操作期间的各个信号的时序图。
[0029]图14是根据本公开的实施例的命令缓冲器的框图。
[0030]图15是根据本公开的实施例的指针计数器电路的框图。
具体实施方式
[0031]下文阐述某些细节以提供对本公开的实施例的充分理解。然而，所属领域的技术人员将明白，可以在没有这些特定细节的情况下实践本公开的实施例。此外，本文中描述的本公开的特定实施例是借助于实例提供，且不应用以将本公开的范围限制于这些特定实施例。在其它情况下，不详细展示众所周知的电路、控制信号、时序协议和软件操作，以避免不必要地混淆本公开。
[0032]图1是根据本公开的实施例的半导体装置10的框图。半导体装置10包含存储器裸片。存储器裸片可包含地址/命令输入电路5、地址解码器12、命令解码器15、时钟输入电路20、内部时钟产生器30、定时产生器35、行解码器40、列解码器45、存储器阵列50、读取/写入放大器55、I/O电路60、ZQ校准电路65和电压产生器70。
[0033]在一些实施例中，半导体装置10可以包含(但不限于)DRAM装置，例如集成到单个半导体芯片中的GDDR5 SGRAM。GDDR SGRAM可适于与包含例如图形密集处理应用(例如图形卡、游戏控制台等)的高性能计算应用一起使用。裸片可安装于例如存储器模块衬底、母板等的外部衬底上。半导体装置10可另外包含存储器阵列50。存储器阵列50包含多个存储体，每一存储体包含多个字线WL、多个位线BL和布置于多个字线WL与多个位线BL的交叉点处的多个存储器单元MC。由行解码器40执行字线WL的选择并且由列解码器45执行位线BL的选择。感测放大器(SA)针对其本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于提供内部时钟信号的设备，其包括：读取命令缓冲器，其被配置成响应于第一时钟信号而缓冲读取命令并且被配置成响应于第二时钟信号而提供缓冲的读取命令；读取数据输出电路，其被配置成当被所述缓冲的读取命令启动时并行接收多个数据位，并且响应于输入/输出IO时钟...

【专利技术属性】
技术研发人员：J，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：