一种基于FPGA的轻量级M_SRPUF电路及系统技术方案

本发明专利技术涉及一种基于FPGA的轻量级M_SR PUF电路，包括第一M_NAND延时门、第二M_NAND延时门、第一锁存器和第二锁存器，第一锁存器的输出端分别与第一M_NAND延时门的第一信号输入端、第二M_NAND延时门的第一信号输入端相连，第一M_NAND延时门的输出端分别与第二M_NAND延时门的第二信号输入端、第二锁存器的输入端相连，第二M_NAND延时门的输出端与第一M_NAND延时门的第二信号输入端相连，第二锁存器的输出端输出RES信号。本发明专利技术还公开了一种基于FPGA的轻量级M_SR PUF电路的评估系统。本发明专利技术中的MUX单元结构一致且位置固定，保证了延迟单元的公平性；达到了可观的输出响应质量指标，例如唯一性和稳定性；所提出的PUF电路面积消耗低，是目前轻量级物联网认证系统的良好候选者。选者。选者。

【技术实现步骤摘要】
一种基于FPGA的轻量级M_SR PUF电路及系统


[0001]本专利技术涉及物联网安全和芯片安全
，尤其是一种基于FPGA的轻量级M_SR PUF电路及系统。

技术介绍

[0002]物联网的兴起将加速对加密需求的增长。然而，基于集成电路的硬件安全性非常薄弱，很少能够被主动发现并成功修复，成为可信系统中的一个弱点。为了提高硬件系统的安全性，可以利用底层电子设备本身提供的硬件原语来实现安全性。物理不可克隆函数PUF作为一种新型硬件安全原语，为解决硬件安全问题提供了新的解决方案。物理不可克隆函数PUF是数字芯片的指纹，用于唯一身份识别和提升抵御逆向工程的能力，由于其不可复制和独特的性质，PUF在信息安全中起着重要作用。
[0003]PUF的实现通常需要在芯片上引入额外的电路元件和结构，以利用硬件上的物理特性。这些额外的电路元件和结构，如延时线、比较器、选择器等，会占据芯片的面积资源，增加了电路的复杂性和成本。因此，PUF的实现可能导致电路面积的开销增加，对芯片的整体设计和布局造成一定的影响。不同类型的PUF可能需要不同的硬件资源，这些硬件资源的特性和数量在实现不同类型的PUF时可能会有所不同。某些类型的PUF可能需要大量的延时线来构建比较器网络，而另一些类型的PUF可能需要复杂的模拟电路和传感器。资源消耗的多样化使得PUF的实现变得复杂和多样化，需要根据具体的PUF设计选择适当的资源和技术。
[0004]在基于FPGA的PUF应用中，常用的选择是RO PUF和SR PUF。对于RO PUF电路，它利用自振荡环的延迟来突出工艺制造变化。由于工艺的差异，环形振荡器的频率也会有所不同，从而间接实现了对环形振荡器频率进行比较以生成PUF响应的过程。基于FPGA的RO PUF能够获得较高的唯一性和可靠性，但其对硬件资源的利用率较低，难以应用于轻量级的物联网设备。另一方面，RO PUF通常是基于芯片的物理不确定性来生成标识符。一旦芯片制造完成，RO PUF的响应将被固定。

技术实现思路

[0005]为解决PUF电路面积开销大、资源消耗形式多样化的问题，本专利技术的首要目的在于提供一种保证延迟单元的公平性、PUF电路面积消耗低的基于FPGA的轻量级M_SR PUF电路。
[0006]为实现上述目的，本专利技术采用了以下技术方案：一种基于FPGA的轻量级M_SR PUF电路，包括第一M_NAND延时门、第二M_NAND延时门、用于锁存输入使能信号ENE的第一锁存器和用于锁存M_SR PUF电路的输出信号RES的第二锁存器，所述第一锁存器的输出端分别与第一M_NAND延时门的第一信号输入端、第二M_NAND延时门的第一信号输入端相连，第一M_NAND延时门的输出端分别与第二M_NAND延时门的第二信号输入端、第二锁存器的输入端相连，第二M_NAND延时门的输出端与第一M_NAND延时门的第二信号输入端相连，第二锁存器的输出端输出RES信号。
[0007]所述第一M_NAND延时门和第二M_NAND延时门的结构相同；所述第一M_NAND延时门包括第一MUX单元和第二MUX单元，第一MUX单元的第一输入端接高电平，第一MUX单元的第二输入端接低电平，第一MUX单元的片选端接第一外部输入信号in1，第一MUX单元的输出端与第二MUX单元的第一输入端相连，第二MUX单元的第二输入端接高电平，第二MUX单元的片选端接第二外部输入信号in2，第二MUX单元的输出端作为第一M_NAND延时门的输出端。
[0008]所述第一锁存器和第二锁存器均采用D触发器，所述第一锁存器的D端接高电平，第一锁存器的CLK端接脉冲信号，第一锁存器的CLR端接高电平，第一锁存器的输出端Q输出ENE信号；所述第二锁存器的D端与第一M_NAND延时门的输出端相连，第二锁存器的CLK端接脉冲信号，第二锁存器的CLR端接高电平，第二锁存器的输出端Q输出RES信号。
[0009]本专利技术的另一目的在于提供一种基于FPGA的轻量级M_SR PUF电路的评估系统，包括：
[0010]异步收发传输器UART，用于将待传输的信息在串行通信与并行通信之间进行转换；
[0011]时钟管理单元DCM，用于实现时钟频率综合和相位偏移；
[0012]先入先出队列FIFO，用于不同时域之间的数据传输；
[0013]128位M_SR PUF电路阵列，由M_SR PUF电路M_SR 0至M_SR PUF电路M_SR 127组成；
[0014]通过时钟管理单元DCM将开发板晶振的100MHz时钟信号分成25MHz触发采样时钟，然后将128位M_SR PUF电路阵列输出位并行输出到先入先出队列FIFO中，最后将128位M_SR PUF电路阵列输出流通过RS232串口传输到PC机。
[0015]所述M_SR PUF电路M_SR 0至M_SR PUF电路M_SR 127的结构均相同，所述M_SR PUF电路M_SR 0包括第一M_NAND延时门、第二M_NAND延时门、用于锁存输入使能信号ENE的第一锁存器和用于锁存M_SR PUF电路的输出信号RES的第二锁存器，所述第一锁存器的输出端分别与第一M_NAND延时门的第一信号输入端、第二M_NAND延时门的第一信号输入端相连，第一M_NAND延时门的输出端分别与第二M_NAND延时门的第二信号输入端、第二锁存器的输入端相连，第二M_NAND延时门的输出端与第一M_NAND延时门的第二信号输入端相连，第二锁存器的输出端输出RES信号；
[0016]所述第一M_NAND延时门和第二M_NAND延时门的结构相同；所述第一M_NAND延时门包括第一MUX单元和第二MUX单元，第一MUX单元的第一输入端接高电平，第一MUX单元的第二输入端接低电平，第一MUX单元的片选端接第一外部输入信号in1，第一MUX单元的输出端与第二MUX单元的第一输入端相连，第二MUX单元的第二输入端接高电平，第二MUX单元的片选端接第二外部输入信号in2，第二MUX单元的输出端作为第一M_NAND延时门的输出端；
[0017]所述第一锁存器和第二锁存器均采用D触发器，所述第一锁存器的D端接高电平，第一锁存器的CLK端接脉冲信号，第一锁存器的CLR端接高电平，第一锁存器的输出端Q输出ENE信号；所述第二锁存器的D端与第一M_NAND延时门的输出端相连，第二锁存器的CLK端接脉冲信号，第二锁存器的CLR端接高电平，第二锁存器的输出端Q输出RES信号。
[0018]由上述技术方案可知，本专利技术的有益效果为：第一，本专利技术中的MUX单元结构一致且位置固定，保证了延迟单元的公平性；第二，本专利技术达到了可观的输出响应质量指标，例如唯一性和稳定性；第三，本专利技术所提出的PUF电路面积消耗低，是目前轻量级物联网认证系统的良好候选者。
附图说明
[0019]图1为本专利技术中第一M_NAND延时门的内部结构示意图；
[0020]图2为本专利技术中第一M_NAND延时门的示意图；
[0021]图3为本专利技术中M本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的轻量级M_SR PUF电路，其特征在于：包括第一M_NAND延时门、第二M_NAND延时门、用于锁存输入使能信号ENE的第一锁存器和用于锁存M_SR PUF电路的输出信号RES的第二锁存器，所述第一锁存器的输出端分别与第一M_NAND延时门的第一信号输入端、第二M_NAND延时门的第一信号输入端相连，第一M_NAND延时门的输出端分别与第二M_NAND延时门的第二信号输入端、第二锁存器的输入端相连，第二M_NAND延时门的输出端与第一M_NAND延时门的第二信号输入端相连，第二锁存器的输出端输出RES信号。2.根据权利要求1所述的基于FPGA的轻量级M_SR PUF电路，其特征在于：所述第一M_NAND延时门和第二M_NAND延时门的结构相同；所述第一M_NAND延时门包括第一MUX单元和第二MUX单元，第一MUX单元的第一输入端接高电平，第一MUX单元的第二输入端接低电平，第一MUX单元的片选端接第一外部输入信号in1，第一MUX单元的输出端与第二MUX单元的第一输入端相连，第二MUX单元的第二输入端接高电平，第二MUX单元的片选端接第二外部输入信号in2，第二MUX单元的输出端作为第一M_NAND延时门的输出端。3.根据权利要求1所述的基于FPGA的轻量级M_SR PUF电路，其特征在于：所述第一锁存器和第二锁存器均采用D触发器，所述第一锁存器的D端接高电平，第一锁存器的CLK端接脉冲信号，第一锁存器的CLR端接高电平，第一锁存器的输出端Q输出ENE信号；所述第二锁存器的D端与第一M_NAND延时门的输出端相连，第二锁存器的CLK端接脉冲信号，第二锁存器的CLR端接高电平，第二锁存器的输出端Q输出RES信号。4.根据权利要求1至3中任一项所述的基于FPGA的轻量级M_SR PUF电路的评估系统，其特征在于：包括：异步收发传输器UART，用于将待传输的信息在串行通信与并行通信之间进行转换；时钟管理单元DCM，用于实现时钟频率综合和相位偏移；先入先出队列FIFO，用于不同时域之间的数据传输；128位M_SR PU...

【专利技术属性】
技术研发人员：张慧珊，闫子豪，吴新雅，王均宜，张安琪，李相辉，贺建伟，徐凯，关宇欣，董泓宇，姚亮，郭小辉，李迎松，
申请(专利权)人：安徽大学，
类型：发明
国别省市：