半导体器件及其制作方法技术

本发明专利技术提供一种半导体器件及其制作方法。所述半导体器件包括基底、至少一组第一沟槽、至少一组源电极、至少一个第二沟槽以及栅电极；第一沟槽位于基底中，每组第一沟槽包括多个第一沟槽；每组源电极包括多个源电极，一个源电极位于一个第一沟槽内；每个第二沟槽环绕一组第一沟槽设置于基底中；栅电极形成在第二沟槽内，栅电极环绕多个源电极。如此可以缩小半导体器件的单元面积，提高半导体器件的耗尽能力，进而可以增加外延层的掺杂浓度以降低半导体器件的导通电阻，同时满足器件的击穿电压要求。所述半导体器件的制作方法可以用于制作上述半导体器件。上述半导体器件。上述半导体器件。

【技术实现步骤摘要】
半导体器件及其制作方法


[0001]本专利技术涉及半导体
，特别涉及一种半导体器件及其制作方法。

技术介绍

[0002]图1为现有的一种屏蔽栅场效应晶体管的剖面示意图。图2为图1所示的屏蔽栅场效应晶体管的版图。如图1所示，该屏蔽栅场效应晶体管包括形成在外延层11中的深沟槽12，深沟槽12内形成有源电极13和栅电极14，栅电极14位于源电极13的两侧，即栅电极14和源电极13为左右结构；外延层11上还形成有接触插塞(CT)，源电极13对应连接接触插塞15a，栅电极14对应接触插塞15b。如图2所示，该半导体器件中，源电极13和接触插塞15b均沿X方向伸长，源电极13和接触插塞15b在Y方向上间隔排列。
[0003]上述屏蔽栅场效应晶体管存在击穿电压(BV)和导通电阻之间相互制约的问题，提高击穿电压BV和降低导通电阻不能同时实现，这就导致该器件在大电压下工作时会有很大的能量损耗。此外，上述屏蔽栅场效应晶体管中，一个源电极对应其两侧的两个栅电极，半导体器件的单元面积较大。

技术实现思路

[0004]本专利技术提供一种半导体器件及其制作方法，可以缩小半导体器件的单元面积，提高半导体器件的耗尽能力，进而可以增加外延层的掺杂浓度以降低半导体器件的导通电阻，同时满足器件的击穿电压要求。
[0005]为了实现上述目的，本专利技术一方面提供一种半导体器件。所述半导体器件包括基底、至少一组第一沟槽、至少一组源电极、至少一个第二沟槽和栅电极；第一沟槽位于所述基底中，每组所述第一沟槽包括多个第一沟槽；每组所述源电极包括多个源电极，一个所述源电极位于一个所述第一沟槽内；每个所述第二沟槽环绕一组所述第一沟槽设置于所述基底中；栅电极形成在所述第二沟槽内，所述栅电极环绕多个所述源电极。
[0006]可选的，所述基底中形成有多个所述第二沟槽，每个所述第二沟槽内形成有一个所述栅电极；在垂直于所述基底厚度方向的平面内，多个所述第二沟槽排布为多行，同一行的所述第二沟槽相连接，同一行的所述栅电极相连接。
[0007]可选的，所述半导体器件还包括源接触插塞和栅接触插塞；所述源接触插塞与对应的所述源电极连接；所述栅接触插塞与所述栅电极侧边的基底顶部连接，同一行的所述栅电极共用一个或多个所述栅接触插塞。
[0008]可选的，在垂直于所述基底厚度方向的平面内，同组的多个所述源电极排布为一列，列方向和行方向垂直，所述栅电极沿所述列方向伸长。
[0009]可选的，所述第二沟槽的深度小于所述第一沟槽的深度。
[0010]可选的，所述第一沟槽和所述第一沟槽内的源电极之间形成有第一介电层；所述第二沟槽和所述第二沟槽内的栅电极之间形成有第二介电层。
[0011]可选的，所述基底包括衬底以及位于所述衬底上的外延层；所述第一沟槽和所述
第二沟槽均位于所述外延层中。
[0012]本专利技术的另一方面还提供一种半导体器件的制作方法。所述半导体器件的制作方法包括：提供基底；在所述基底中形成至少一组第一沟槽，每组所述第一沟槽包括多个第一沟槽；在每组所述第一沟槽内形成一组源电极，每组所述源电极包括多个源电极，一个所述源电极位于一个所述第一沟槽内；在所述基底中形成至少一个第二沟槽，每个所述第二沟槽环绕一组所述第一沟槽；以及在所述第二沟槽内形成栅电极，所述栅电极环绕多个所述第一沟槽内的多个所述源电极。
[0013]可选的，在所述基底中形成至少一个第二沟槽的步骤中，形成多个所述第二沟槽；在垂直于所述基底厚度方向的平面内，多个所述第二沟槽排布为多行，同一行的所述第二沟槽相连接。
[0014]可选的，所述第二沟槽的深度小于所述第一沟槽的深度。
[0015]本专利技术提供的半导体器件及其制作方法中，第二沟槽内的栅电极环绕多个源电极，从而多个源电极可以共用环绕它们的栅电极，有助于减小半导体器件的单元面积，进而可以提高器件的集成密度，节约制造成本，提高半导体器件的竞争力；本专利技术的第二沟槽环绕多个第一沟槽，第二沟槽内的栅电极环绕多个源电极，如此可以有更多的电子空穴结合，电荷补偿效果较好，从而可以改善器件的耗尽能力，进而可以增加基底顶部的掺杂浓度以降低半导体器件的导通电阻，同时满足器件的击穿电压要求，有利于降低器件工作时的能耗；本专利技术的栅电极环绕多个源电极，与现有的栅电极和源电极为左右结构相比，如此栅电极和源电极之间距离增大，电场强度就会越弱，源电极和栅电极距离变远，相当于源电极和栅电极之间的介电层厚度越大，由于介质的存在会导致电荷积累和分布受到限制，从而降低了栅源电容Cgs，进而降低了Qg，器件的米勒电容也会减小，从而可以减小器件的开关损耗，提升了器件的开关效率。
[0016]进一步的，现有技术通常通过减薄基底来降低导通电阻，但这会增加芯片的翘曲，给后续工艺实现带来极大难度，本专利技术设置深度较小的第二沟槽环绕深度较大的第一沟槽，通过改变器件结构，可以有效释放基底中的应力，大大降低了减薄带来的翘曲风险，进而可以通过减薄来进一步减小导通电阻。
附图说明
[0017]图1为现有的一种屏蔽栅场效应晶体管的剖面示意图。
[0018]图2为图1所示的屏蔽栅场效应晶体管的版图。
[0019]图3为本专利技术一实施例提供的半导体器件的制作方法的流程图。
[0020]图4为本专利技术一实施例提供的半导体器件的版图。
[0021]图5为本专利技术一实施例提供的半导体器件的局部剖面示意图。
[0022]图6至图17为本专利技术一实施例提供的半导体器件的制作方法的分步骤结构示意图。
[0023]图18为本专利技术一实施例提供的半导体器件的漏极电压电流关系图。
[0024]图19为本专利技术一实施例提供的半导体器件的栅电荷Qg和栅源电压Vgs的关系图。
[0025]附图标记说明：11
‑
外延层；12
‑
深沟槽；13
‑
源电极；14
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栅电极；15a、15b
‑
接触插塞；21
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基底；21a
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第一掺杂区；21b
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第二掺杂区；23
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第一沟槽；24
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第一介电层；25
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源电极；
26
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第二沟槽；27
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第二介电层；28
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栅电极；29
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第三介电层；30a
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源接触插塞；30b
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栅接触插塞。
具体实施方式
[0026]以下结合附图和具体实施例对本专利技术作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0027]如在本专利技术中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，除非内容另外明确指出外。如在本专利技术中所使用的，术语“至少两个”或“多个”本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：基底；至少一组第一沟槽，位于所述基底中，每组所述第一沟槽包括多个第一沟槽；至少一组源电极，每组所述源电极包括多个源电极，一个所述源电极位于一个所述第一沟槽内；至少一个第二沟槽，每个所述第二沟槽环绕一组所述第一沟槽设置于所述基底中；以及栅电极，形成在所述第二沟槽内，所述栅电极环绕多个所述源电极。2.如权利要求1所述的半导体器件，其特征在于，所述基底中形成有多个所述第二沟槽，每个所述第二沟槽内形成有一个所述栅电极；在垂直于所述基底厚度方向的平面内，多个所述第二沟槽排布为多行，同一行的所述第二沟槽相连接，同一行的所述栅电极相连接。3.如权利要求2所述的半导体器件，其特征在于，所述半导体器件还包括源接触插塞和栅接触插塞；所述源接触插塞与对应的所述源电极连接；所述栅接触插塞与所述栅电极侧边的基底顶部连接，同一行的所述栅电极共用一个或多个所述栅接触插塞。4.如权利要求2所述的半导体器件，其特征在于，在垂直于所述基底厚度方向的平面内，同组的多个所述源电极排布为一列，列方向和行方向垂直，所述栅电极沿所述列方向伸长。5.如权利要求1所述的半导体器件，其特征在于，所述第二沟槽的深度小于所述...

【专利技术属性】
技术研发人员：安秋爽，徐承福，韩玉亮，王丹丹，
申请(专利权)人：绍兴中芯集成电路制造股份有限公司，
类型：发明
国别省市：