半导体结构及其形成方法技术

一种半导体结构及其形成方法，半导体结构包括：基底，基底包括衬底、以及凸出于衬底上的鳍部；沟道结构层，悬置于鳍部上方，沿垂直于衬底表面的方向，沟道结构层包括一个或多个依次间隔设置的沟道层；栅极结构，位于鳍部上方，栅极结构横跨沟道结构层且包围沟道层；栅极侧墙，覆盖栅极结构的侧壁，沿垂直于栅极结构侧壁的方向，同一栅极结构侧壁上的栅极侧墙的外侧壁之间具有预设距离，被栅极结构覆盖的沟道层的长度小于预设距离；源漏掺杂层，位于栅极结构两侧的鳍部上，且与沟道结构层中每个沟道层沿延伸方向的端部相接触；内侧墙，位于沟道层下方的栅极结构和源漏掺杂层之间。本发明专利技术实施例有利于提升半导体结构的性能。施例有利于提升半导体结构的性能。施例有利于提升半导体结构的性能。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
[0003]为了更好的适应器件尺寸按比值缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate
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around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
[0004]但是，目前全包围栅极晶体管的性能仍有待提高。

技术实现思路

[0005]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，降低器件的漏电流，从而提升半导体结构的性能。
[0006]为解决上述问题，本专利技术实施例提供一种半导体结构，包括：基底，基底包括衬底、以及凸出于衬底上的鳍部；沟道结构层，悬置于鳍部上方，沿垂直于衬底表面的方向，沟道结构层包括一个或多个依次间隔设置的沟道层；栅极结构，位于鳍部上方，栅极结构横跨沟道结构层且包围沟道层；栅极侧墙，覆盖栅极结构的侧壁，沿垂直于栅极结构侧壁的方向，同一栅极结构侧壁上的栅极侧墙的外侧壁之间具有预设距离，被栅极结构覆盖的沟道层的长度小于预设距离；源漏掺杂层，位于栅极结构两侧的鳍部上，且与沟道结构层中每个沟道层沿延伸方向的端部相接触；内侧墙，位于沟道层下方的栅极结构和源漏掺杂层之间。
[0007]相应的，本专利技术实施例还提供一种半导体结构的形成方法，包括：提供基底，基底包括衬底、凸出于衬底上分立的鳍部以及位于鳍部上的叠层结构，叠层结构包括一个或多个自下而上依次堆叠的沟道叠层，沟道叠层包括占位层和位于占位层上的沟道层，鳍部上形成有伪栅结构，伪栅结构横跨叠层结构，伪栅结构覆盖叠层结构的部分顶壁和部分侧壁，伪栅结构的侧壁形成有栅极侧墙；在伪栅结构两侧形成贯穿叠层结构的凹槽；沿沟道层延伸方向，去除凹槽侧壁暴露出的部分宽度的占位层，形成内沟槽；在内沟槽内形成内侧墙；形成所述内侧墙后，沿沟道层的延伸方向去除部分长度的沟道层；去除部分长度的沟道层后，在凹槽内形成源漏掺杂层，源漏掺杂层与沟道层沿延伸方向的端部相接触；形成源漏掺杂层后，去除伪栅结构，形成栅极开口；通过栅极开口，去除占位层，形成通槽，通槽由相邻沟道层围成，或者，由相邻的沟道层和鳍部围成；在栅极开口和通槽内形成栅极结构，栅极结构包围沟道层。
[0008]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0009]本专利技术实施例提供的半导体结构，同一栅极结构侧壁上的栅极侧墙的外侧壁之间具有预设距离，被栅极结构覆盖的沟道层的长度小于预设距离，从而相邻沟道层之间的栅极结构长度与沟道层长度的比值增大，进而提高了栅极结构对沟道层的包裹力，相应地，提高了栅极结构对沟道的控制能力，从而提升了半导体器件的性能(例如，提升了半导体器件的开启和关断能力)。
[0010]本专利技术实施例提供的半导体结构的形成方法中，去除部分长度的沟道层，使剩余沟道层沿延伸方向的端部相对于同侧的栅极侧墙的外侧壁向内缩进，则将占位层替换为栅极结构后，相邻沟道层之间的栅极结构长度与沟道层长度的比值增大，进而提高了栅极结构对沟道层的包裹力，相应地，提高了栅极结构对沟道的控制能力，从而提升了半导体器件的性能；此外，形成内侧墙后，去除部分长度的沟道层，与去除部分长度的沟道层后再形成内侧墙的方案相比，降低了形成内侧墙的过程中，伪栅结构与沟道层相接的拐角处形成有沉积物的概率(例如：内侧墙的残留材料层)，也即降低了沉积物覆盖沟道层端部的概率，有利于确保源漏掺杂层的形成质量，相应地，提高了半导体器件的性能。
附图说明
[0011]图1至图8是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0012]图9是本专利技术半导体结构一实施例的结构示意图；
[0013]图10至图19是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
[0014]由
技术介绍
可知，目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析半导体结构性能有待提高的原因。图1至图8是一种半导体结构的形成方法中各步骤对应的结构示意图。
[0015]参考图1，提供基底(图未示)，基底包括衬底(图未示)、凸出于衬底上分立的鳍部101以及位于鳍部上的叠层结构110，叠层结构110包括一个或多个自下而上依次堆叠的沟道叠层105，沟道叠层包括占位层103和位于占位层103上的沟道层104，鳍部101上形成有伪栅结构108，伪栅结构108横跨叠层结构110，伪栅结构108覆盖叠层结构110的部分顶壁和部分侧壁。
[0016]参考图2，在伪栅结构108的侧壁和顶部上、以及伪栅结构108之间的叠层结构110上形成栅极侧墙109。
[0017]参考图3，去除伪栅结构108顶部、以及叠层结构110上的栅极侧墙109。
[0018]继续参考图3，去除伪栅结构108顶部、以及叠层结构110上的栅极侧墙109后，以伪栅结构108侧壁上的剩余栅极侧墙109为掩膜，在伪栅结构108两侧形成贯穿叠层结构110的凹槽111。
[0019]参考图4，沿垂直于伪栅结构108侧壁的方向，去除凹槽111侧壁暴露出的部分宽度的占位层103，形成内沟槽112。
[0020]参考图5，在伪栅结构108的顶部、剩余栅极侧墙109的侧壁、以及凹槽111的侧壁和底部形成内侧墙材料层115，内侧墙材料层115还填充于内沟槽112内。
[0021]参考图6，去除位于凹槽111外侧、沟道层104侧壁上和内沟槽112底部的内侧墙材料层115，暴露出沟道层104沿延伸方向的端部，保留填充于内沟槽112内的剩余内侧墙材料层115用于作为内侧墙117。
[0022]参考图7，在凹槽111内形成源漏掺杂层118，源漏掺杂层118与沟道层104沿延伸方向的端部相接触。
[0023]参考图8，形成源漏掺杂层118后，在伪栅结构108侧部的基底上形成层间介质层188，层间介质层188覆盖源漏掺杂层118；去除伪栅结构108，在层间介质层188中形成栅极开口(图未示)；通过栅极开口，去除占位层103，形成通槽(图未示)，通槽由相邻沟道层104围成，或者，由相邻的沟道层104和鳍部101围成；在栅极开口和通槽内形成栅极结构119，栅极结构119包围沟道层104。
[0024]在形成凹槽111时，以伪栅结构108侧壁上的剩余栅极侧墙109为掩膜，因此，相邻沟道层104之间的栅极结构119长度由同一伪栅结构108侧壁上的剩余栅极侧墙109的外本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，所述基底包括衬底、以及凸出于所述衬底上的鳍部；沟道结构层，悬置于所述鳍部上方，沿垂直于所述衬底表面的方向，所述沟道结构层包括一个或多个依次间隔设置的沟道层；栅极结构，位于所述鳍部上方，所述栅极结构横跨所述沟道结构层且包围所述沟道层；栅极侧墙，覆盖所述栅极结构的侧壁，沿垂直于所述栅极结构侧壁的方向，同一所述栅极结构侧壁上的栅极侧墙的外侧壁之间具有预设距离，被所述栅极结构覆盖的所述沟道层的长度小于所述预设距离；源漏掺杂层，位于所述栅极结构两侧的所述鳍部上，且与所述沟道结构层中每个沟道层沿延伸方向的端部相接触；内侧墙，位于所述沟道层下方的所述栅极结构和所述源漏掺杂层之间。2.如权利要求1所述的半导体结构，其特征在于，沿垂直于所述栅极结构侧壁的方向，所述沟道层的长度与所述栅极结构的宽度的差值为50埃至100埃。3.如权利要求1所述的半导体结构，其特征在于，沿垂直于所述栅极结构侧壁的方向，所述内侧墙的端部与同侧的所述沟道层的端部齐平。4.如权利要求1所述的半导体结构，其特征在于，所述栅极侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种。5.如权利要求1所述的半导体结构，其特征在于，所述内侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种。6.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的叠层结构，所述叠层结构包括一个或多个自下而上依次堆叠的沟道叠层，所述沟道叠层包括占位层和位于所述占位层上的沟道层，所述鳍部上形成有伪栅结构，所述伪栅结构横跨所述叠层结构，所述伪栅结构覆盖所述叠层结构的部分顶壁和部分侧壁，所述伪栅结构的侧壁形成有栅极侧墙；在所述伪栅结构两侧形成贯穿所述叠层结构的凹槽；沿所述沟道层延伸方向，去除所述凹槽侧壁暴露出的部分宽度的所述占位层，形成内沟槽；在所述内沟槽内形成内侧墙；形成所述内侧墙后，沿所述沟道层的延伸方向去除部分长度的所述沟道层；去除部分长度的所述沟道层后，在所述凹槽内形成源漏掺杂层，所述源漏掺杂层与所述沟道层沿延伸方向的端部相接触；形成所述源漏掺杂层后，去除所述伪栅结构，形成栅极开口；通过所述栅极开口，去除所述占位层，形成通槽，所述通槽由相邻所述沟道层围成，或者，由相邻的所述沟道层和鳍部围成；在所述栅极开口和通槽内形成栅极结构，所述栅极结构包围所述沟道层。7.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述内沟槽内形成内侧墙的步骤中，沿所述沟道层的延伸方向，所述内侧墙的宽度小于所述内沟槽的深度。8.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述内沟槽内形成内侧
墙的步骤中，沿所述沟道层的延伸方向，所述内侧墙的端部和伪栅结构的侧壁齐平。9.如权利要求7所述的...

【专利技术属性】
技术研发人员：李政宁，张海洋，涂武涛，柯星，赵振阳，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：