半导体元件及其应用制造技术

本发明专利技术公开一种具有n

【技术实现步骤摘要】
半导体元件及其应用


[0001]本专利技术涉及一种半导体元件，特别是涉及一种场效晶体管(field
‑
effect transistor，FET)半导体元件，更特别是涉及一种具有N
‑
I
‑
P半导体接面的增强型高电子迁移率晶体管(enhancement mode high
‑
electron
‑
mobility transistor，E
‑
HEMT)半导体元件及其应用。

技术介绍

[0002]高电子迁移率晶体管(high electron mobility transistors，HEMT)为一种场效晶体管(FET)，其利用两种具有不同能隙材料层的接面(即，异质接面)作为沟道，而非一般金属氧化物半导体FET(metal
‑
oxide
‑
semiconductor FET，MOSFET)惯用的掺杂区域。HEMT也被称为异质FET(heterostructure FET，HFET)或调变掺杂FET(modulation
‑
doped FET，MODFET)。如同其它类型的FET，HEMT通常在集成电路中作为数字切换开关。相较于一般晶体管，HEMT可在更高的频率下操作。然而，传统的HEMT仍存在一些缺点。
[0003]HEMT具有多种类型，举例而言，不同类型的HEMT包括但不限于耗尽型HEMT(depletion mode HEMT，D
‑
>HEMT)、p型氮化镓增强型HEMT(p
‑
GaN E
‑
HEMT)、以及凹槽式栅极金属绝缘半导体E
‑
HEMT(recess gate metal
‑
insulator
‑
semiconductor E
‑
HEMT，recess gate MIS E
‑
HEMT)。前述所有HEMT都可包含沟道层、障蔽层、源极电极、漏极电极、栅极电极及钝化层，然而，在栅极电极与障蔽层之间的对应结构配置则可以有所不同。举例而言，在D
‑
HEMT中，栅极电极设置于障蔽层上，栅极电极与障蔽层之间形成萧特基接触(Schottky contact)。此外，二维电子气(two dimensional electron gas，2DEG)形成于沟道层中，且源极电极与漏极电极设置于2DEG上，从而形成D
‑
HEMT。相较之下，p
‑
GaN E
‑
HEMT包含设置于栅极电极与障蔽层之间的p型GaN层，此时栅极电极不会直接接触障蔽层，且p型GaN层会耗尽其下方的一部分2DEG，以使2DEG中位于p型GaN层的正下方处存在一个间隔区域。而在recess gate MIS E
‑
HEMT中，一凹槽形成于障蔽层及沟道层的顶部内，如此，栅极电极可向下延伸至凹槽内，且由于凹槽的形成，因此对应在2DEG内形成一个间隔区域。
[0004]与D
‑
HEMT相比，p
‑
GaN E
‑
HEMT及recess gate MIS E
‑
HEMT具有正阈值电压(threshold voltage，V
th
)且在栅极电压(gate voltage，V
gs
)大于0时会具有较低的栅极电流(gate current，I
g
)。然而，p
‑
GaN E
‑
HEMT及recess gate MIS E
‑
HEMT的性能上仍有一些限制。具体而言，在相同栅极电压V
gs
下，为了得到较低的栅极电流Ig，p
‑
GaN E
‑
HEMT可能需要牺牲性地降低漏极
‑
源极电流(drain
‑
source current，I
ds
)，而在recess gate MIS E
‑
HEMT结构中的电流I
ds
及I
g
可能会更进一步地降低。为了增加p
‑
GaN E
‑
HEMT的电流I
ds
，p
‑
GaN E
‑
HEMT的阈值电压V
th
一般会是在相对低的范围，例如约1.2伏(V)至1.7V左右，以至于p
‑
GaN E
‑
HEMT元件可能会很容易受系统电路的电压突波影响而在非预期或异常情况下导通。而为了增加阈值电压V
th
，沟道层与障蔽层附近的极化势必得相对应地减少，但这样的极化减少可能造成电流I
ds
的降低，导致相对高的导通电阻R
on
。此外，当晶体管的尺寸相对小时，极化现象的降低会受到一定的限制，芯片的整体最大厚度也因此受限。再者，p型GaN层的表面易
在钝化层的形成或蚀刻制作工艺中遭到破坏。另外，p型GaN层需具有一定厚度(例如50纳米(nm)或以上)，且p型GaN层中的p型掺杂浓度需达到5E18cm
‑3以产生功效。由于使用了p型GaN层，可能会存在I
g
漏电流的问题，以及为了减少漏电流问题，可降低p型GaN层的掺杂浓度，但这又进而降低了阈值电压V
th
。
[0005]因此，本领域中仍存在解决前述缺点及不足的需求。

技术实现思路

[0006]本专利技术的一方面是关于一种半导体元件，其包含沟道层、形成于沟道层上的障蔽层、形成于沟道层中，且邻近沟道层与障蔽层间界面的二维电子气、设置于障蔽层上的栅极电极、夹设于栅极电极与障蔽层之间的半导体接面结构、以及源极电极和漏极电极。半导体接面结构包括掺入第一掺杂物且与栅极电极直接接触的第一区域、掺入与第一掺杂物不同的第二掺杂物的第二区域、以及夹设于第一区域与第二区域之间且为非刻意掺杂的第三区域。半导体接面结构耗尽其下方的一部分二维电子气。
[0007]在一些实施例中，前述的半导体元件为增强型高电子迁移率晶体管(E
‑
HEMT)。
[0008]在一些实施例中，前述的半导体元件具有大于2.5伏的阈值电压。
[0009]在一些实施例中，第三区域于半导体接面结构中形成完全耗尽区域。
[0010]在一些实施例中，第一区域与栅极电极之间的接触为萧特基接触或欧姆接触。
[0011]在一些实施例中，半导体接面结构为n
‑
i
‑
p接面结构，第一区域包含n型氮化物区域，第二区域包含p型氮化物区域。
[0012]在一些实施例中，第一掺杂物包含硅或氧，第二掺杂物包含镁、钙、锌、铍或碳。
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，包括：沟道层；障蔽层，形成于该沟道层上；二维电子气，形成于该沟道层中；栅极电极，设置于该障蔽层上；半导体接面结构，夹设于该栅极电极与该障蔽层之间；以及源极电极及漏极电极，设置于该栅极电极的两侧；其中，该半导体接面结构包含:第一区域，掺入第一掺杂物且直接接触该栅极电极；第二区域，掺入第二掺杂物，该第二掺杂物与该第一掺杂物不同；以及第三区域，夹设于该第一区域与该第二区域之间，该第三区域为非刻意掺杂；其中，该半导体接面结构耗尽其下方该二维电子气的一部分。2.如权利要求1所述的半导体元件，其中该半导体元件为增强型高电子迁移率晶体管。3.如权利要求1所述的半导体元件，其中该半导体元件具有大于2.5伏的阈值电压。4.如权利要求1所述的半导体元件，其中该第三区域于该半导体接面结构中形成完全耗尽区域。5...

【专利技术属性】
技术研发人员：杜尚儒，冯天璟，刘家呈，陈明钦，刘育仁，蔡崇志，张宗正，杨亚谕，
申请(专利权)人：晶成半导体股份有限公司，
类型：发明
国别省市：