一种封装结构及其制作方法技术

本发明专利技术提供一种封装结构及其制作方法，该封装结构包括芯片组、第二芯片、导电互连线、导电柱、封装层及导电凸块，其中，芯片组包括至少一有源面向上且设有包括多个显露的第一电极的第一电极区的第一芯片；第二芯片的有源面向上叠置于第一芯片上且未遮蔽第一电极区，第二芯片的有源面设有包括第二电极及电极柱的第二电极区；导电互连线电连接第一电极与第二电极，导电柱与导电互连线间隔预设距离且和第一电极电连接；封装层覆盖第二芯片、导电互连线、导电柱及芯片组的显露表面，且显露出芯片组的背面及电极柱和导电柱；导电凸块电连接电极柱和导电柱。本发明专利技术通过优化封装结构，提升了芯片间互连信号的质量，提升了封装结构散热能力。力。力。

【技术实现步骤摘要】
一种封装结构及其制作方法


[0001]本专利技术属于集成电路制造领域，涉及一种封装结构及其制作方法。

技术介绍

[0002]现有通用的倒装芯片(FC芯片)和打线芯片(WB芯片)堆叠封装的结构如图1，包括打线芯片01、打线芯片电极011、倒装芯片02、倒装芯片电极021、第一互连线03、第二互连线031、封装体04、互连布线层05、焊垫051、引出焊块052。倒装芯片通过导电凸块与封装基板连接，倒装芯片的有源面朝下，打线芯片通过导电胶(Epoxy)或者晶片黏结薄膜(Die Attach Film，简称DAF)堆叠在倒装芯片上，且打线芯片的有源面朝上，然后打线芯片通过金属引线(bonding wire)实现与封装基板进行互连，而打线芯片和倒装芯片再通过封装基板进行互连，最后用塑封材料把所有芯片包裹起来，以实现芯片的封装。
[0003]由于打线芯片放置在倒装芯片上，导致需要较长的金属引线，但是芯片之间互连的路径较长，不利高速信号的传输，导致倒装芯片与打线芯片之间的互连信号质量较差。此外，由于塑封材料需要保护金属引线，而金属引线的弧形峰(bond wire loop)需要一定的高度，导致芯片无法显露出来，不利于芯片的热量从封装结构的顶部传递出去，使封装倒装芯片与打线芯片的结构的散热能力较差，影响各芯片的工作。
[0004]因此，急需寻找一种提升芯片散热能力及信号传输质量的封装结构。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种封装结构及其制作方法，用于解决现有技术中倒装芯片与打线芯片之间的互连引线较长影响互连信号质量及封装结构散热差的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供了一种封装结构的制备方法，包括以下步骤：
[0007]提供一上表面设有粘附层的承载基板，并于所述粘附层的上表面放置多个间隔预设距离且有源面向上的芯片组，所述芯片组包括至少一第一芯片，所述第一芯片的有源面设有包括多个显露的第一电极的第一电极区；
[0008]于所述芯片组的有源面叠置有源面向上且未遮蔽所述第一电极区的第二芯片，所述第二芯片的有源面设有包括至少一第二电极及多个电极柱的第二电极区；
[0009]形成至少一将所述第一电极与所述第二电极电连接的导电互连线，形成至少一与所述导电互连线间隔预设距离且和所述第一电极电连接的导电柱，所述导电柱的上表面不低于所述电极柱的上表面，所述导电互连线的弧形峰的峰点低于所述电极柱的上表面；
[0010]形成覆盖所述芯片组、所述第二芯片、所述导电互连线及所述导电柱显露表面和所述粘附层显露上表面的封装层，并减薄所述封装层以显露出所述导电柱及所述电极柱；
[0011]形成与所述导电柱及所述电极柱电连接的导电凸块，去除所述粘附层并切割所述封装层，以形成封装结构。
[0012]可选地，所述第二芯片与所述芯片组重叠的区域还形成有黏附层。
[0013]可选地，形成所述导电互连线的方法包括引线键合；形成所述导电柱的方法包括引线键合。
[0014]可选地，所述导电柱垂直于所述第一芯片的有源面。
[0015]可选地，所述芯片组中还包括与所述第一芯片共面放置的第三芯片，所述第三芯片厚度与所述第一芯片的厚度相同，且所述第三芯片的上表面与所述第一芯片的有源面齐平。
[0016]可选地，所述芯片组还包括与所述第一芯片共面放置的散热片，所述散热片厚度与所述第一芯片的厚度相同，且所述散热片的上表面与所述第一芯片的有源面齐平。
[0017]本专利技术还提供了一种封装结构，包括：
[0018]芯片组，包括至少一第一芯片，所述第一芯片的有源面向上且设有包括多个显露的第一电极的第一电极区；
[0019]第二芯片，叠置于所述第一芯片的有源面上且有源面向上，所述第二芯片未遮蔽所述第一电极区，所述第二芯片的有源面设有包括至少一第二电极及多个电极柱的第二电极区；
[0020]导电互连线及导电柱，所述导电互连线电连接所述第一电极与所述第二电极，所述导电柱与所述导电互连线间隔预设距离且和所述第一电极电连接，所述导电柱的上表面不低于所述电极柱的上表面，所述导电互连线的弧形峰的峰点低于所述电极柱的上表面；
[0021]封装层，覆盖所述第二芯片、所述导电互连线、所述导电柱及所述芯片组的显露表面，且所述封装层显露出所述芯片组的背面及所述电极柱和所述导电柱；
[0022]导电凸块，与所述电极柱和所述导电柱的显露上表面电连接。
[0023]可选地，所述封装结构中还设有填充层及封装基板，所述封装基板包括位于第一表面且与所述导电凸块对应的焊盘及位于第二表面的多个引出凸块，所述导电凸块与所述焊盘电连接，所述填充层填充所述封装基板与所述封装结构之间的间隙。
[0024]可选地，所述封装结构还包括至少覆盖所述芯片组背面的散热结构。
[0025]可选地，所述散热结构包括覆盖所述第一芯片背面的散热层及固定于所述封装基板上并与散热层连接的散热侧壁。
[0026]如上所述，本专利技术的封装结构及其制作方法通过优化封装结构的制作工艺，将所述芯片组的有源面向上并固定于承载基板上，将所述第二芯片的有源面向上并固定于所述芯片组的有源面上，且所述第二芯片与所述第一电极区间隔设置，再形成弧形峰的峰点低于所述电极柱的上表面的所述导电互连线，形成上表面不低于所述电极柱的上表面且与所述第一电极电连接的所述导电柱，最后形成所述封装层及所述导电凸块，缩短了所述导电互连线与所述导电柱的长度，提升了所述第一芯片与所述第二芯片之间的互连信号的质量，且简化了封装工艺；当由于所述第一芯片的尺寸较小，导致所述第二芯片难以固定至所述芯片组的有源面上时，通过设置为所述第二芯片提供支撑平台的所述第三芯片或者所述散热片，保证所述第二芯片的牢固性的同时进一步提升封装结构的散热能力；由于所述封装层的显露出所述芯片组的背面，使封装结构的散热性能进一步提升；通过设置与所述导电凸块电连接的所述封装基板，可以扩大封装结构的应用范围，同时于封装结构上设置所述散热结构，可以再进一步增强封装结构的散热能力，具有高度产业利用价值。
附图说明
[0027]图1显示为倒装芯片和打线芯片堆叠的封装结构的剖面结构示意图。
[0028]图2显示为本专利技术的封装结构的制作方法的工艺流程图。
[0029]图3显示为本专利技术封装结构的制作方法的于承载基板上放置芯片组后的一种剖面结构示意图。
[0030]图4显示为本专利技术封装结构的制作方法的于承载基板上放置芯片组后的另一种剖面结构示意图。
[0031]图5显示为本专利技术封装结构的制作方法的于承载基板上放置芯片组后的第三种剖面结构示意图。
[0032]图6显示为本专利技术的封装结构的制作方法的于芯片组上叠置第二芯片后的剖面结构示意图。
[0033]图7显示为本专利技术的封装结构的制作方法的形成导电柱及导电互连线后的剖面结构示意图。
[0034]图8显示为本专利技术的封装结构的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种封装结构的制作方法，其特征在于，包括以下步骤：提供一上表面设有粘附层的承载基板，并于所述粘附层的上表面放置多个间隔预设距离且有源面向上的芯片组，所述芯片组包括至少一第一芯片，所述第一芯片的有源面设有包括多个显露的第一电极的第一电极区；于所述芯片组的有源面叠置有源面向上且未遮蔽所述第一电极区的第二芯片，所述第二芯片的有源面设有包括至少一第二电极及多个电极柱的第二电极区；形成至少一将所述第一电极与所述第二电极电连接的导电互连线，形成至少一与所述导电互连线间隔预设距离且和所述第一电极电连接的导电柱，所述导电柱的上表面不低于所述电极柱的上表面，所述导电互连线的弧形峰的峰点低于所述电极柱的上表面；形成覆盖所述芯片组、所述第二芯片、所述导电互连线及所述导电柱显露表面和所述粘附层显露上表面的封装层，并减薄所述封装层以显露出所述导电柱及所述电极柱；形成与所述导电柱及所述电极柱电连接的导电凸块，去除所述粘附层并切割所述封装层，以形成封装结构。2.根据权利要求1所述的封装结构的制作方法，其特征在于：所述第二芯片与所述芯片组重叠的区域还形成有黏附层。3.根据权利要求1所述的封装结构的制作方法，其特征在于：形成所述导电互连线的方法包括引线键合；形成所述导电柱的方法包括引线键合。4.根据权利要求1所述的封装结构的制作方法，其特征在于：所述导电柱垂直于所述第一芯片的有源面。5.根据权利要求1所述的封装结构的制作方法，其特征在于：所述芯片组中还包括与所述第一芯片共面放置的第三芯片，所述第三芯片厚度与所述第一芯片的厚度相同，且所述第三芯片的上表面与所述第一芯片的有源面齐平。6.根据权利要求1所述的封装...

【专利技术属性】
技术研发人员：郑清毅，陈银龙，郑银光，李美玲，施佳铭，谢敏，陈进，
申请(专利权)人：芯原微电子成都有限公司芯原微电子南京有限公司芯原微电子海南有限公司芯原科技上海有限公司，
类型：发明
国别省市：